LMK04000系列精密時鐘調理器提供低噪聲抖動清除、時鐘倍增和分配，無需高性能壓控晶體振蕩器 （VCXO） 模塊。LMK04000 系列采用級聯 PLLatinum 架構，結合外部晶體和變容二極管，提供低于 200 飛秒 （fs） 的均方根 （RMS） 抖動性能。
*附件：lmk04011.pdf

級聯架構由兩個高性能鎖相環 （PLL）、一個低噪聲晶體振蕩器電路和一個高性能壓控振蕩器 （VCO） 組成。第一個PLL （PLL1）提供低噪聲抖動清除器功能，而第二個PLL （PLL2）執行時鐘生成。PLL1 可以配置為與外部 VCXO 模塊配合使用，也可以使用帶有外部晶體和變容二極管的集成晶體振蕩器。當與非常窄的環路帶寬一起使用時，PLL1 使用 VCXO 模塊或晶體的卓越近相位噪聲（偏移低于 50 kHz）來清潔輸入時鐘。PLL1的輸出用作PLL2的干凈輸入基準電壓源，鎖定集成VCO。PLL2的環路帶寬可以優化，以清除遠相位噪聲（偏移量高于50 kHz），其中集成VCO的性能優于PLL1中使用的VCXO模塊或晶體。

LMK04000系列具有雙冗余輸入、五個差分輸出和可選的上電默認時鐘。輸入模塊配備了信號丟失檢測和參考時鐘的自動或手動選擇。每個時鐘輸出由一個可編程分頻器、一個相位同步電路、一個可編程延遲和一個LVDS、LVPECL或LVCMOS輸出緩沖器組成。CLKout2 上提供默認啟動時鐘，可用于為現場可編程門陣列 （FPGA） 或微控制器提供初始時鐘，在系統上電過程中對抖動清除器進行編程。

特性

• 級聯 PLLatinum PLL 架構
• PLL1
• 相位檢測器速率高達 40 MHz
• 集成低噪聲晶體振蕩器電路
• 帶LOS的雙冗余輸入參考時鐘
• PLL2
• 歸一化 [1 Hz] PLL 本底噪聲為 -224 dBc/Hz
• 鑒相器速率高達 100 MHz
• 輸入倍頻器
• 集成低噪聲VCO
• 超低RMS抖動性能
• 150 fs RMS 抖動 （12 kHz – 20 MHz）
• 200 fs RMS 抖動 （100 Hz – 20 MHz）
• LVPECL/2VPECL、LVDS和LVCMOS輸出
• 支持高達 1080 MHz 的時鐘速率
• 上電時默認時鐘輸出 （CLKout2）
• 五個專用通道分頻器和延遲模塊
• 引腳兼容系列時鐘設備
• 工業溫度范圍：-40 至 85 °C
• 3.15 V 至 3.45 V 工作電壓
• 封裝：48 引腳 LLP （7.0 x 7.0 x 0.8 mm）

參數

方框圖

?1. 產品概述?
LMK04011是德州儀器（TI）推出的LMK04000系列精密時鐘調節器成員，采用級聯PLLatinum?架構，專為超低抖動時鐘生成與分配設計。核心特性包括：

• ?雙PLL級聯?：PLL1（最高40MHz相位檢測率）用于參考時鐘清潔，PLL2（最高100MHz相位檢測率）實現時鐘生成，支持224dBc/Hz歸一化噪聲基底。
• ?超低抖動性能?：12kHz–20MHz帶寬下150fs RMS，100Hz–20MHz下200fs RMS。
• ?多格式輸出?：支持LVPECL/2VPECL、LVDS、LVCMOS，最高1080MHz時鐘速率。
• ?集成功能?：默認上電時鐘輸出、5通道可編程分頻/延時模塊，工業級溫度范圍（-40°C至85°C）。

?2. 關鍵應用領域?

• 數據轉換器時鐘
• 無線基礎設施
• 網絡通信（SONET/SDH、DSLAM）
• 醫療、軍事/航空航天設備
• 測試測量與視頻系統

?3. 架構與功能?

• ?PLL1?：通過外部VCXO或晶體振蕩器清潔輸入時鐘噪聲，窄帶寬優化近端相位噪聲。
• ?PLL2?：集成低噪聲VCO，寬帶寬優化遠端相位噪聲，支持內部可編程環路濾波器（3/4階）。
• ?冗余輸入?：雙參考時鐘輸入（CLKin0/1）支持自動切換和丟失檢測（LOS）。
• ?輸出通道?：每通道獨立分頻（2-510）、延時（0-2250ps）、同步（SYNC*引腳）及格式配置。

?4. 電氣特性?

• ?電源?：3.15V–3.45V，典型功耗435mA（全輸出使能）。
• ?抖動性能?：閉環模式下（使用高質量VCXO）低至105fs（12kHz–20MHz）。
• ?封裝?：48引腳WQFN（7x7mm），帶裸露焊盤增強散熱。

?5. 設計支持?

• ?環路濾波器?：提供外部元件參數示例（如PLL2的C1=22pF, R2=1.8kΩ）。
• ?晶體振蕩器選項?：支持6–20MHz外部晶體，需搭配變容二極管調諧電路。
• ?輸出端接方案?：詳述LVDS/LVPECL的AC/DC耦合配置及終端電阻選擇。

?6. 典型應用電路?

• 雙參考時鐘輸入（主/備）通過PLL1鎖定至VCXO，清潔后驅動PLL2生成多路低抖動時鐘。
• 輸出端推薦使用AC耦合，LVPECL配置120Ω發射極電阻，LVDS需100Ω差分終端。

?7. 性能優化建議?

• VCXO選擇直接影響輸出相位噪聲，建議優先選用近端噪聲優于-132dBc/Hz@100Hz的型號。
• 啟用PLL2頻率倍增器（EN_PLL2_REF2X）可提升相位檢測率，降低帶內噪聲。

?8. 文檔結構?
包含引腳定義、寄存器映射（32位編程接口）、電氣參數表格、典型性能曲線及布局指南，完整覆蓋硬件設計與軟件配置需求。