CDCLVP111-SP時鐘驅動器將1對LVPECL輸入差分時鐘（CLK0、CLK1）分配到10對差分LVPECL時鐘（Q0、Q9）輸出，時鐘分配偏斜最小。CDCLVP111-SP可以接受兩個時鐘源進入輸入多路復用器。CDCLVP111-SP 專為驅動 50Ω 傳輸線而設計。當不使用輸出引腳時，建議將引腳保持打開狀態以降低功耗。如果僅使用差分對的一個輸出引腳，則另一個輸出引腳必須相同端接至50Ω。
*附件：cdclvp111-sp.pdf

如果需要單端輸入作，則使用VBB基準電壓輸出。在這種情況下，VBB 引腳必須連接到 CLK0，并使用 10nF 電容器旁路到 GND。

為了獲得高速性能，強烈建議使用差分模式。

CDCLVP111-SP 的工作溫度為 –55°C 至 125°C。

特性

• 將一個差分時鐘輸入對LVPECL分配到10個差分LVPECL
• 與 LVECL 和 LVPECL 完全兼容
• 支持2.375V至3.8V的寬電源電壓范圍
• 通過CLK_SEL可選擇時鐘輸入
• 用于時鐘分配應用的低輸出偏斜（典型值15ps）
  • 附加抖動小于 1ps
  • 傳播延遲小于355ps
  • 打開輸入默認狀態（Open Input Default State）
  • 兼容 LVDS、CML、SSTL 輸入
• VBB基準電壓輸出，用于單端時鐘
• 頻率范圍從直流到3.5GHz
• 支持國防、航空航天和醫療應用
  • 受控基線
  • 一個組裝和測試站點
  • 一個制造現場
  • 提供軍用（–55°C 至 125°C）溫度范圍^(1)^
  • 延長產品生命周期
  • 擴展產品變更通知
  • 產品可追溯性

參數

?1. 核心特性?

• ?輸入/輸出配置?：支持1對差分LVPECL輸入（CLK0/CLK1）分配至10對差分LVPECL輸出（Q0-Q9），支持輸入選擇（CLK_SEL引腳控制）。
• ?電氣性能?：
  • 工作電壓范圍：2.375V至3.8V（LVPECL模式）或±2.375V至±3.8V（LVECL模式）。
  • 低輸出偏斜：典型值15ps，最大值50ps。
  • 高頻率支持：DC至3.5GHz，傳播延遲<355ps，附加抖動<1ps。
• ?兼容性?：支持LVDS、CML、SSTL輸入，提供VBB參考電壓輸出用于單端時鐘輸入。

?2. 關鍵應用場景?

• ?高精度時鐘分配?：適用于國防、航空航天、醫療等嚴苛環境。
• ?傳輸線驅動?：專為50Ω傳輸線設計，推薦未使用的輸出引腳懸空以降低功耗。
• ?冗余設計?：雙輸入選擇（CLK0/CLK1）增強系統可靠性。

?3. 功能模塊與引腳?

• ?功能框圖?：包含輸入多路復用器（IN_MUX）、VBB參考電壓生成器及10路LVPECL輸出緩沖器。
• ?關鍵引腳?：
  • ?CLK_SEL?（引腳2）：選擇輸入時鐘源（LVTTL/LVCMOS兼容）。
  • ?VBB?（引腳5）：單端輸入時的參考電壓輸出。
  • ? Q[9:0]/Q[9:0] ?：差分輸出對，需匹配50Ω終端電阻。

?4. 電氣規格?

• ?絕對最大額定值?：電源電壓±4.6V，ESD防護（HBM±2000V，CDM±1000V）。
• ?熱性能?：結至環境熱阻95.7°C/W（HFG封裝）。
• ?AC特性?：輸出上升/下降時間240ps（20%-80%），相位噪聲優化設計。

?5. 應用設計指南?

• ?終端匹配?：
  • ?LVPECL輸出?：推薦50Ω至VCC-2V終端（DC耦合）或AC耦合方案（見圖7-2/7-3）。
  • ?輸入接口?：支持DC耦合（LVCMOS/LVDS）和AC耦合（差分輸入），需靠近驅動端布局。
• ?電源濾波?：建議使用0.1μF高頻去耦電容及鐵氧體磁珠抑制噪聲（見圖7-12）。

?6. 封裝與訂購信息?

• ?封裝?：36引腳陶瓷扁平封裝（HFG），尺寸9.08mm×9.08mm。
• ?型號選項?：包括工業級（CDCLVP111-SP）和工程樣品（CDCLVP111HFG/EM）。

?7. 文檔支持?

• 提供評估模塊（EVM）用戶指南，可通過TI官網訂閱文檔更新通知。

?總結?：CDCLVP111-SP是一款高性能、低抖動的時鐘分配器，適用于高可靠性和高頻場景，設計時需注意終端匹配、電源去耦及熱管理。