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?LMK5B33414網絡同步器技術文檔總結

科技綠洲 ? 2025-09-11 10:54 ? 次閱讀
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該LMK5B33414是一款高性能網絡同步器和抖動清除器,旨在滿足基于以太網的網絡應用的嚴格要求,時序精度< 5ns(ITU-T G.8273.2 D 類)。

該器件集成了三個 DPLL 和三個 APLL,通過可編程環路帶寬 (LBW) 和一個外部環路濾波電容器提供無中斷開關和抖動衰減,從而最大限度地提高靈活性和易用性。
*附件:lmk5b33414.pdf

APLL3 在 VCO 中采用 TI 專有的體聲波 (BAW) 技術的超高性能 PLL,無論 DPLL 基準輸入頻率和抖動特性如何,都可以生成 312.5MHz 輸出時鐘和 42fs 典型 RMS 抖動(12kHz 至 20MHz)。APLL2 和 APLL1 具有傳統的 LC VCO,可為第二或第三頻率域和/或同步域提供選項。

基準電壓源驗證電路監控DPLL基準電壓源輸入,并在檢測到或丟失輸入時自動執行無中斷開關。零延遲模式 (ZDM) 提供對輸入和輸出之間相位關系的控制。

該器件可通過I2C或SPI完全編程。集成的EEPROM可用于自定義系統啟動時鐘。該器件還具有出廠默認的ROM配置文件作為后備選項。

特性

  • 基于超低抖動 BAW VCO 的以太網時鐘
    • 625MHz時為13fs典型RMS抖動,采用4MHz一階高通濾波器(HPF)
    • 312.5MHz時為24fs典型RMS抖動,4MHz一階HPF
    • 312.5MHz時典型值為42fs/最大RMS抖動為60fs
    • 156.25MHz時47fs(典型值)/65fs(最大RMS抖動)
  • 三個高性能數字鎖相環 (DPLL),帶有配對的模擬鎖相環 (APLL)
    • 1mHz至4kHz的可編程DPLL環路帶寬
    • < 1ppt DCO調頻步長
  • 四個差分或單端 DPLL 輸入
    • 1Hz (1PPS) 至 800MHz 輸入頻率
    • 數字保持和無中斷開關
  • 14 個差分輸出,具有可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式
    • 當配置在OUT[1:0]_P/N、GPIO1和GPIO2上配置6個LVCMOS頻率輸出時,多達18個總頻率輸出,在OUT[13:2]_P/N上配置12個差分輸出
    • 1Hz (1PPS) 至 1250MHz 輸出頻率,具有可編程擺幅和共模
    • 符合 PCIe Gen 1 至 6 標準
  • I2C、3 線 SPI 或 4 線 SPI
  • –40°C 至 85°C 工作溫度

參數
image.png

?1. 產品概述?
LMK5B33414是德州儀器(TI)推出的高性能網絡同步器和抖動清除器,專為以太網基礎網絡應用設計,支持ITU-T G.8273.2 Class D標準(時序精度<5ns)。核心特性包括:

  • ?超低抖動BAW VCO?:支持13fs典型RMS抖動(625MHz,4MHz高通濾波)。
  • ?多鎖相環架構?:集成3個數字鎖相環(DPLL)和3個模擬鎖相環(APLL),支持無中斷切換和可編程帶寬(1mHz至4kHz)。
  • ?輸入/輸出靈活性?:4路差分/單端輸入(1Hz至800MHz),14路差分輸出(1Hz至1250MHz),支持HSDS、LVDS、HCSL等多種格式。

?2. 關鍵特性?

  • ?時鐘性能?:
    • BAW APLL輸出典型抖動:42fs(312.5MHz)、47fs(156.25MHz)。
    • 支持PCIe Gen 1-6兼容時鐘,滿足高速SerDes需求。
  • ?應用場景?:
    • 有線網絡(數據中心交換機、核心路由器)、同步以太網(SyncE)、IEEE-1588 PTP二級時鐘、光傳輸網絡(OTN)。
  • ?可編程性?:通過I2C/SPI接口配置,內置EEPROM存儲自定義啟動配置。

?3. 功能模塊?

  • ?輸入模塊?:支持GPS、PHY恢復時鐘等參考源,自動驗證輸入信號并觸發無中斷切換。
  • ?輸出模塊?:
    • 14路差分輸出,可配置為18路頻率輸出(含6路LVCMOS)。
    • 支持零延遲模式(ZDM),精確控制輸入輸出相位關系。
  • ?電源管理?:多電壓域設計(3.3V核心/輸出供電),優化噪聲抑制性能。

?4. 封裝與規格?

  • ?封裝?:64引腳VQFN(9mm×9mm)。
  • ?工作條件?:-40°C至85°C,3.3V±10%供電。
  • ?典型功耗?:710mA(全輸出啟用,312.5MHz LVDS模式)。

?5. 典型應用框圖?

  • 集成于網絡設備時序卡,為SoC/ASICFPGA、PCIe提供低抖動時鐘,支持多域同步(如CPU參考時鐘、PTP伺服時鐘)。

?6. 文檔結構?

  • 包含特性、引腳定義、電氣規格、時序圖、典型性能曲線及設計指南,覆蓋硬件配置、布局建議和寄存器編程細節。
聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
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