NVMe over PCIe采用 AXI4-Lite 接口、AXI4 接口和 PCIe3.0X4 接口，其中AXI4-Lite 和 AXI4 總線接口均可抽象為總線事務，而 PCIe 接口信號可被抽象為 PCIeTLP 事務，因此為了方便的在事務層構建復雜的測試用例，項目基于 UVM 搭建驗證平臺進行功能驗證。

圖1 驗證平臺架構圖
在驗證平臺中將 PCIE 集成塊從待測試設計（Design Under Test，DUT）中剝離，以 PCIE 集成塊接口作為 DUT 接口執行仿真。一方面，因為 PCIe 接口采用 PCIE 集成塊作為物理層和數據鏈路層驅動，而 PCIe 物理層和數據鏈路層的仿真十分復雜，需要使用成熟的驗證知識產權（Verification IP，VIP）保證仿真的準確性和效率，這一類的 VIP 通常十分昂貴并且復雜；另一方面，PCIE 集成塊是 Xilinx 提供的過了充分驗證的硬核 IP，因此在驗證過程中可以只使用其接口進行模擬，這將極大減小驗證平臺復雜度和構建難度，同時對驗證的完備性影響較小.
驗證平臺由 UVM 驗證包、DUT、AXI BRAM IP 和 NVMe 子系統模型組成。UVM驗證包用于構建測試用例、提供激勵、監測接口、對比分析統計測試結果；DUT 為待測試對象即 NoP 邏輯加速引擎；AXI BRAM IP 用于模擬外部存儲，對接 DUT 的AXI4 數據總線；NVMe 子系統模型（NVMe Subsystem Model）是自主設計的用于模擬 PCIe 鏈路設備和 NVMe 設備的功能模型。
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審核編輯 黃宇