做FPGA項目，最怕啥？

資源爆表！Timing炸裂！布線卡死！

今天我給大家總結10個實戰級優化技巧，每條都有具體案例，助你從根源上搞定資源問題！

技巧一：減少不必要的總線寬度

問題實例：

原代碼：

reg [255:0] data_bus;

實際上每次只用前32位。

優化做法，改成需要的實際位寬：

改成：

reg [31:0] data_bus;

LUT減少了90%，走線壓力降低！

技巧二：移位替代小乘法

問題實例：

assign out =in* 4;

Vivado推導成DSP48。

優化做法：

assign out =in<< 2;

完全用LUT實現，DSP零占用！

技巧三：啟用資源共享

設置方法（Vivado）：

在opt_design階段加參數：

opt_design -resource_sharing on

如果你只想對某些模塊資源共享，可以在Verilog代碼里加屬性控制：

(* use_dsp ="yes", resource_sharing ="yes"*)
module your_compute_block (...);

這樣可以更精細地控制哪些邏輯共享，哪些不共享。

好處LUT/FF/DSP資源大幅節省，特別適合大面積重復運算設計。

風險可能帶來額外MUX切換邏輯，使得時序（Timing）稍微惡化。

禁用場景極限高速設計（>400MHz以上）、低延遲關鍵路徑模塊，建議慎用或局部使用。

驗證需要配合Report（比如report_utilization和report_timing_summary）檢查，確保資源節省大于時序代價。

適用于大量重復的加法、乘法邏輯，資源利用率直接提升20%以上。

技巧四：優化狀態機編碼

問題實例：

默認綜合大狀態機，導致占用大量觸發器。

優化做法： 在Verilog中加指令：

(* fsm_encoding ="onehot"*) reg [7:0] state;

One-Hot編碼，時序更好，LUT使用下降！

技巧五：降低組合邏輯深度

問題實例：

大量if-else嵌套：

if(a) begin
if(b) begin
 if(c) begin
   ...

導致綜合出的LUT鏈超長，Timing很難收斂。

優化做法：

拆分成多個小模塊，每層只管一件事。

技巧六：充分利用Block RAM和UltraRAM

問題實例：

有些人用reg數組實現大規模存儲，比如：

reg [31:0] mem_array [0:1023];

Vivado可能默認推成觸發器堆棧，嚴重浪費LUT/FF資源。

優化做法：

強制指示綜合器用Block RAM：

(* ram_style ="block"*) reg [31:0] mem_array [0:1023];

或者寫成標準雙端口RAM結構，Vivado自然推導。

存儲轉BRAM/URAM，節省90%以上的邏輯資源！

技巧七：精簡控制邏輯，少寫“變態大if-else”

問題實例：

復雜判斷邏輯：

if(mode1 &&enable) begin
 ...
endelseif(mode2 && ~enable&& ready) begin
 ...
endelseif(...)

導致大量LUT拼接、布線惡化。

優化做法：

改成干凈的case語句或者簡單解碼器方式處理：

case(current_mode)
 MODE1:if(enable) ...;
 MODE2:if(ready) ...;
 ...
endcase

邏輯清晰，綜合優化空間大，減少綜合時間！

技巧八：審查Reset邏輯，減少全局復位

問題實例：

所有寄存器都強制帶Reset信號，像這樣：

always @(posedge clk or posedge rst) begin
if(rst)
  q <= 0;
??else
? ? q <= d;
end

Vivado需要為每個復位信號單獨布線，增加布線擁堵和時序壓力。

優化做法：

不重要的寄存器（如數據路徑暫存器）去掉Reset

重要控制信號保持Reset

可以考慮使用異步小范圍復位，減少全局影響

減少Reset數量，布線更容易，Fmax提高明顯！

技巧九：保持同步設計，避免異步邏輯污染

問題實例：

寫異步模塊，比如：

always @(posedge clk1) begin
 data1 <= input;
end

always @(posedge clk2) begin
? output <= data1;
end

不同Clock域硬懟在一起，沒有同步器，極易出錯，而且Vivado綜合器無法優化，資源浪費嚴重。

優化做法：

用標準兩級同步器跨Clock域

控制時序收斂，明確時鐘區域分界

同步跨域例子：

always @(posedge clk2) begin
 sync_stage1 <= data1;
? sync_stage2 <= sync_stage1;
end

避免隱性時序錯誤，同時資源更可控。

技巧十：及早加約束，及時做時序仿真

問題實例：

很多項目前期只堆代碼，不加任何XDC/SDC約束，最后實現時才發現：

WNS（Worst Negative Slack）嚴重

TNS（Total Negative Slack）爆表

布線卡住，資源亂用

優化做法：

每新增模塊，立刻補充基本時序約束（比如create_clock、set_input_delay、set_output_delay）

每次綜合后跑一次時序仿真（Functional/Timing仿真）

早發現邏輯、早調整設計架構！

綜合收斂早、實現時間短、避免后期爆炸性加班！

本文轉載自OPENFPGA公眾號