6月25日，臺積電中國技術研討會在上海國際會議中心盛大召開。晟聯科作為臺積電IP聯盟成員受邀亮相Partner Pavilion 7號展臺，圍繞臺積電技術路線，重磅展示了覆蓋先進及成熟工藝節點的高速接口 IP 組合與解決方案，助力客戶創新。

高速接口IP組合驚艷亮相，“打破邊界，讓數據暢行”

在數字化浪潮席卷全球的當下，數據量呈指數級增長，數據的高效穩定傳輸成為數字經濟蓬勃發展的核心關鍵。研討會現場，晟聯科攜112G SerDes，PCIe 6.0和16G UCIe IP技術驚艷亮相，深度展示了從芯片內部互連到芯片間高速通信、再到系統級數據傳輸（UCIe+SerDes+PCIe）的完整高速接口IP技術鏈路，引發現場眾多專家和觀眾關注。

展臺亮點

為了應對HPC、數據中心等大算力應用帶來的挑戰，晟聯科 112G SerDes 高速接口IP不斷“打破邊界”，支持 42dB@112G PAM4 長距離傳輸。不僅可以實現芯片間的 Chip-to-Chip 高速互連，讓分布式運行的多Die集成為一顆高性能運行的芯片，做到低延時，高速率。還能覆蓋芯片模組、背板到直連電纜的高速傳輸，完美適配 HPC SoC 同構/異構架構。

同時，隨著超大算力集群對延遲、功耗、帶寬、串擾等的要求愈發苛刻，光互連成為必然趨勢。晟聯科 112G SerDes 以高速串并行信號轉換技術，打通電信號與光通道，實現海量數據低功耗、低延時、高可靠性傳輸。

研討會上，晟聯科展出PCIe 6.0 IP 及解決方案，基于數字信號處理（DSP）架構，每通道支持64GT/s的傳輸速率，可配置到16條通道。晟聯科PCIe 6.0 IP低功耗、高性能、Die Size小，能夠在高插損信道下實現極低誤碼率傳輸，為高性能計算場景下的各類應用提供可靠的數據傳輸。

16G UCIe IP解決方案集成NoC，實現低功耗、低延時D2D&C2C互聯，嚴格遵守 UCIe 1.1/2.0 標準規范，提供豐富的測試和監控功能，包括錯誤注入、實時眼圖掃描、多種環回模式。

前瞻布局，領航4nm/3nm先進工藝高速接口IP未來

在數據洪流席卷各行各業的關鍵節點，晟聯科此次展示的高速接口IP技術僅是企業研發沉淀的一部分。作為臺積電IP聯盟成員，OIP生態伙伴，晟聯科深度協同臺積電先進工藝節點，布局4nm/3nm工藝節點下的224G SerDes和PCIe 7.0的研發，引領創新，加速推動核心技術在數據中心、高性能計算等核心場景的深度融合與拓展應用。

未來，晟聯科將始終以技術創新為驅動，持續推進高速接口IP技術向長距離傳輸、低功耗、低延時、高可靠性方向演進，為客戶提供更高效穩定的IP解決方案，助力降低系統集成的復雜性和成本，為客戶產品上市按下加速鍵，打破邊界，讓數據暢行。

審核編輯 黃宇