6月25日，臺(tái)積電中國技術(shù)研討會(huì)在上海國際會(huì)議中心盛大召開。晟聯(lián)科作為臺(tái)積電IP聯(lián)盟成員受邀亮相Partner Pavilion 7號(hào)展臺(tái)，圍繞臺(tái)積電技術(shù)路線，重磅展示了覆蓋先進(jìn)及成熟工藝節(jié)點(diǎn)的高速接口 IP 組合與解決方案，助力客戶創(chuàng)新。

高速接口IP組合驚艷亮相，“打破邊界，讓數(shù)據(jù)暢行”

在數(shù)字化浪潮席卷全球的當(dāng)下，數(shù)據(jù)量呈指數(shù)級(jí)增長，數(shù)據(jù)的高效穩(wěn)定傳輸成為數(shù)字經(jīng)濟(jì)蓬勃發(fā)展的核心關(guān)鍵。研討會(huì)現(xiàn)場(chǎng)，晟聯(lián)科攜112G SerDes，PCIe 6.0和16G UCIe IP技術(shù)驚艷亮相，深度展示了從芯片內(nèi)部互連到芯片間高速通信、再到系統(tǒng)級(jí)數(shù)據(jù)傳輸（UCIe+SerDes+PCIe）的完整高速接口IP技術(shù)鏈路，引發(fā)現(xiàn)場(chǎng)眾多專家和觀眾關(guān)注。

展臺(tái)亮點(diǎn)

為了應(yīng)對(duì)HPC、數(shù)據(jù)中心等大算力應(yīng)用帶來的挑戰(zhàn)，晟聯(lián)科 112G SerDes 高速接口IP不斷“打破邊界”，支持 42dB@112G PAM4 長距離傳輸。不僅可以實(shí)現(xiàn)芯片間的 Chip-to-Chip 高速互連，讓分布式運(yùn)行的多Die集成為一顆高性能運(yùn)行的芯片，做到低延時(shí)，高速率。還能覆蓋芯片模組、背板到直連電纜的高速傳輸，完美適配 HPC SoC 同構(gòu)/異構(gòu)架構(gòu)。

同時(shí)，隨著超大算力集群對(duì)延遲、功耗、帶寬、串?dāng)_等的要求愈發(fā)苛刻，光互連成為必然趨勢(shì)。晟聯(lián)科 112G SerDes 以高速串并行信號(hào)轉(zhuǎn)換技術(shù)，打通電信號(hào)與光通道，實(shí)現(xiàn)海量數(shù)據(jù)低功耗、低延時(shí)、高可靠性傳輸。

研討會(huì)上，晟聯(lián)科展出PCIe 6.0 IP 及解決方案，基于數(shù)字信號(hào)處理（DSP）架構(gòu)，每通道支持64GT/s的傳輸速率，可配置到16條通道。晟聯(lián)科PCIe 6.0 IP低功耗、高性能、Die Size小，能夠在高插損信道下實(shí)現(xiàn)極低誤碼率傳輸，為高性能計(jì)算場(chǎng)景下的各類應(yīng)用提供可靠的數(shù)據(jù)傳輸。

16G UCIe IP解決方案集成NoC，實(shí)現(xiàn)低功耗、低延時(shí)D2D&C2C互聯(lián)，嚴(yán)格遵守 UCIe 1.1/2.0 標(biāo)準(zhǔn)規(guī)范，提供豐富的測(cè)試和監(jiān)控功能，包括錯(cuò)誤注入、實(shí)時(shí)眼圖掃描、多種環(huán)回模式。

前瞻布局，領(lǐng)航4nm/3nm先進(jìn)工藝高速接口IP未來

在數(shù)據(jù)洪流席卷各行各業(yè)的關(guān)鍵節(jié)點(diǎn)，晟聯(lián)科此次展示的高速接口IP技術(shù)僅是企業(yè)研發(fā)沉淀的一部分。作為臺(tái)積電IP聯(lián)盟成員，OIP生態(tài)伙伴，晟聯(lián)科深度協(xié)同臺(tái)積電先進(jìn)工藝節(jié)點(diǎn)，布局4nm/3nm工藝節(jié)點(diǎn)下的224G SerDes和PCIe 7.0的研發(fā)，引領(lǐng)創(chuàng)新，加速推動(dòng)核心技術(shù)在數(shù)據(jù)中心、高性能計(jì)算等核心場(chǎng)景的深度融合與拓展應(yīng)用。

未來，晟聯(lián)科將始終以技術(shù)創(chuàng)新為驅(qū)動(dòng)，持續(xù)推進(jìn)高速接口IP技術(shù)向長距離傳輸、低功耗、低延時(shí)、高可靠性方向演進(jìn)，為客戶提供更高效穩(wěn)定的IP解決方案，助力降低系統(tǒng)集成的復(fù)雜性和成本，為客戶產(chǎn)品上市按下加速鍵，打破邊界，讓數(shù)據(jù)暢行。

審核編輯 黃宇