現(xiàn)如今，ASML幾乎成了***的代名詞。尤其是隨著EUV、甚至High-NA EUV***的推出，ASML更是獨霸高端***市場。

眾所周知，光刻是芯片制造過程中最重要、最復雜也最昂貴的工藝步驟，其成本占總生產成本的30%以上，同時占據(jù)了將近50%的生產周期。

數(shù)十年來，在DUV、EUV***的支持下，摩爾定律得到了延續(xù)。然而，迭代至今，面對芯片晶體管線寬已趨近物理極限，以及EUV***產能有限、成本高等問題，業(yè)界開始加強探索繞開EUV***生產高端芯片的技術和工藝。

其中，納米壓印技術（NIL）走到了臺前。

近日，有消息披露，SK海力士從佳能引進了納米壓印設備，目前正在進行測試，計劃在2025年左右使用該設備開始量產3D NAND閃存，到目前為止的測試結果良好。

這里提到的納米壓印技術，就是被認為最有可能替代EUV的下一代光刻技術。

納米壓印技術如何對標EUV光刻？

納米壓印技術，即Nanoimprint Lithography（NIL），是一種新型的微納加工技術。該技術將設計并制作在模板上的微小圖形，通過壓印等技術轉移到涂有高分子材料的硅基板上。納米壓印的分辨率由所用印模板圖形的大小決定，物理上沒有光刻中的衍射限制，納米壓印技術可以實現(xiàn)納米級線寬的圖形。

紫外納米壓印光刻與光學光刻流程對比

（圖源：果殼硬科技）

可以理解為，納米壓印技術造芯片就像蓋章一樣，把柵極長度只有幾納米的電路刻在印章（掩膜）上，再將印章蓋在橡皮泥（壓印膠）上，實現(xiàn)圖形轉移后，然后通過熱或者UV光照的方法使轉移的圖形固化，以完成微納加工的“雕刻”步驟。

納米壓印替代的是光刻環(huán)節(jié)，只有光刻的步驟被納米壓抑技術代替，其他的刻蝕、離子注入、薄膜沉積這些標準的芯片制造工藝是完全兼容的，能很好的接入現(xiàn)有產業(yè)，不用推翻重來。

光刻技術的本質是掩膜版用于對光刻膠進行圖案化，從而實現(xiàn)圖案化沉積和蝕刻工藝。光刻工藝的最終分辨率由所用光源的波長決定。

而如今業(yè)界依賴的光學光刻存在諸多局限性：

SDAP、SAQP工藝是二維圖案化解決方案，嚴重限制了設計布局；

由于精度有限，想要將更精密的芯片線路曝光出來，還需要采用多重曝光技術；

提高光學光刻分辨率主要通過縮短光刻光源波長來實現(xiàn)，盡管光源已從紫外的436nm、365nm縮短到深紫外（DUV）的193nm和極紫外（EUV）的13.5 nm，但在光學衍射極限限制下，分辨率極限約為半個波長；

光刻光源波長縮短使得光刻設備研制難度和成本成倍增長，其成本與規(guī)?；芰σ褵o法與過去25年建立的趨勢相匹配。

因此，業(yè)界開始寄望于納米壓印光刻技術。

在芯片制造中引入的任何新光刻技術都必須提供性能優(yōu)勢或成本優(yōu)勢。

與傳統(tǒng)的光刻技術相比，首先，納米壓印技術不需要復雜的光路系統(tǒng)和昂貴的光源，可以大幅降低制造成本。

另外，納米壓印的模板比***用的掩膜版圖案設計更簡單，壓印出來的圖案尺寸完全由模板上的圖案決定，所以不會受到傳統(tǒng)光刻膠技術中光源波長、光學衍射的限制和影響。與光刻設備產生的圖案相比，納米壓印技術忠實地再現(xiàn)了更高分辨率和更大均勻性的圖案。

同時，納米壓印技術只要預先在掩膜上制作好圖案，即使是復雜結構也能一次性形成，同時也避免了傳統(tǒng)光刻工藝中的多次重復曝光，進一步提升了成本優(yōu)勢。據(jù)日經(jīng)中文網(wǎng)報道，納米壓印能省掉成本巨大的光刻工序的一部分，與極紫外光刻相比，能將該工序的制造成本降低4成，耗電量降低9成。

此外，納米壓印技術在三維立體結構加工方面有著它獨特的優(yōu)勢，傳統(tǒng)的光刻技術都是基于二維平面的加工方式，三維結構獲取比較困難，同時可控性較差，但是對于納米壓印技術，只要制作成模板，就可以批量生產三維產品。

納米壓印技術，突破與挑戰(zhàn)并存

1995年，華裔科學家周郁（Stephen Chou）教授首次提出納米壓印概念，從此揭開了納米壓印制造技術的研究序幕。

到2003年，納米壓印作為一項微納加工技術，被納入國際半導體技術藍圖（ITRS）。

2009年，美國從事納米壓印基礎技術研發(fā)的Molecular Imprints公司（MII）曾規(guī)劃將NIL技術用于32nm邏輯節(jié)點生產制造。但進展也未及預期——據(jù)說是因為生產速度慢，而且缺陷率高，資金問題也成為MII發(fā)展技術的掣肘。

五年后的2014年，佳能收購了MII。實際早在十年前，佳能從2004年就開始一直秘密研發(fā)納米壓印技術，直到收購MII公司，將其更名為Canon Nanotechnologies，從而進入NIL市場。

此后，佳能與東芝聯(lián)合開發(fā)NIL技術——東芝（2019年，東芝儲存器改名為鎧俠）很早就想將NIL用在平面NAND閃存制造上。不過似乎193nm光刻和多重曝光就能將NAND單元尺寸從120nm縮減到1xnm節(jié)點；然而到這個節(jié)點，原有工藝就很難再實現(xiàn)存儲單元和浮柵的微縮。

因此，NAND開始向3D化演進，東芝對于NIL技術的應用也有了轉向。大約五六年前，東芝稱非易失性存儲器件的光刻需求，正從更高分辨率走向更低的成本，所以計劃在3D NAND時代應用NIL。

也大概是自此之后，一直有佳能將納米壓印技術用于量產存儲芯片的新聞。

據(jù)了解，佳能最新的納米壓印設備的參數(shù)指標不錯，套刻精度為2.4nm/3.2nm，每小時可曝光超過100片晶圓，納米壓印技術已經(jīng)達到3D NAND大規(guī)模生產水平和要求。

上文也提到，除了鎧俠之外，SK海力士也從佳能購買了納米壓印設備，正在進行用于3D NAND型閃存生產工程的測試，這也被認為是業(yè)界最尖端制造工藝中使用的EUV***的下一代設備。

有業(yè)內人士表示：“與EUV相比，納米壓印技術形成圖案的自由度較低，因此預計將優(yōu)先用于生產維持一定圖案的NAND型閃存?！盨K海力士開始采購設備也是因為這個原因?！比绻{米壓印設備實現(xiàn)商用化，以SK海力士為首的NAND閃存企業(yè)將能夠提高從200層開始的工序難度越來越高的3D NAND閃存領域的生產效率。

另一方面，存儲芯片巨頭三星電子也為了解決引進多圖案工藝導致的成本上升問題，迅速導入了EUV***，除此之外還開發(fā)了包括納米壓印技術在內的3-4種解決方案。

除了在NAND閃存領域的探索外，佳能正在嘗試將NIL技術應用到DRAM和CPU等邏輯芯片上。

針對DRAM方面，佳能一直在不斷改進套刻精度。使用POI 控制技術、晶圓區(qū)卡盤控制、精細掩膜等方式有助于改善套刻精度。

圖源：佳能

高級的NIL工具和掩膜相結合可以為許多不同的應用提供多種解決方案，佳能展示了2.3nm套刻精度應用于各種新技術，主要用在DRAM方面。

在芯片領域，納米壓印光刻更擅長制造3D NAND、DRAM等存儲芯片，與微處理器等邏輯電路相比，存儲制造商具有嚴格的成本限制，且對缺陷要求放寬，納米壓印光刻技術與之較為契合。

據(jù)佳能在納米壓印設備未來路線圖顯示，應用將從3D NAND存儲芯片開始，逐漸過度到DRAM，最終實現(xiàn)CPU等邏輯芯片的制造。

圖源：佳能

據(jù)了解，佳能目前量產的納米壓印設備，能用于生產15納米的芯片，預計到2025年，能進一步研發(fā)出生產5納米芯片的設備。初期將率先導入生產NAND、DRAM等，未來還有望導入應用在PC和手機中的需要高階先進制程的邏輯IC生產。

為了實現(xiàn)這一目標，佳能日前在法說會上提出將在日本斥資逾500億日圓，擴增其微影設備產能，佳能表示該廠房將于2023年興建，預計從2025年開始營運。該工廠除了生產其現(xiàn)有的***系列產品，還將生產納米壓印光刻設備。

此前，佳能和鎧俠、DNP（大日本印刷）在納米壓印技術上就有了不少的合作。DNP 2015年據(jù)說是建立了納米壓印模板（template）的商業(yè)化生產系統(tǒng)；而東芝是2016年宣布計劃用納米壓印來造NAND閃存。

可見，從設備試產、晶圓廠試運行，再到新廠生產線投產設備，日企欲通過半導體“納米壓印技術”來追趕ASML的腳步。

此外，目前這一技術方向的其他設備供應商還包括Nanonex、EVG、SUSS MicroTec、Obducat等歐美公司。

EVG公司日前宣布與凸版印刷分拆成立的光掩膜子公司Toppan Photomask合作，共同開發(fā)NIL 技術，進一步加速其在光學微納制造領域應用。納米壓印工藝設備提供商與納米壓印母版制造商之間的首次合作是該行業(yè)的巨大成就，將幫助行業(yè)迅速擴大納米壓印作為先進光學設備的大規(guī)模生產技術和組件。

從1995年至今，經(jīng)過不斷的改進和技術突破，納米壓印技術已經(jīng)被應用到LED、屏幕顯示、DNA測序、AR/VR、傳感等領域。

但應用于集成電路制造，尚處于產業(yè)化初期階段。目前，納米壓印技術在ITRS中被列為下一代32nm、22nm和16nm節(jié)點光刻技術的代表之一。經(jīng)過近30年的研究，納米壓印技術已經(jīng)在許多方面有了新進展，國內外半導體設備制造商、材料商以及工藝商紛紛開始涉足這一領域。

芯片制造領域，納米壓印技術挑戰(zhàn)仍在

雖然前面提到了不少納米壓印技術的優(yōu)勢，甚至被奉為新的行業(yè)希望，但是納米壓印技術距離大規(guī)模商業(yè)化量產還有一些短板沒有補足。

良品控制：納米壓印由于是晶圓和掩膜直接接觸，容易出現(xiàn)電路上混入細小垃圾和灰塵等的殘次品，要實現(xiàn)實用化，必須進行制造技術和運用方面的改良。

模板壽命低，更換成本高：不管是DUV光刻、EUV光刻還是納米壓印，最貴的耗材都是掩膜版或者壓印模板。納米壓印的模板，因為是需要直接接觸壓印膠工作的，在接觸的過程中，難免會有各種各樣的損傷或者污染，縮短模板壽命。

對準復雜：壓印模板需要與承載壓印膠的基臺精確對準與貼合，需要精密的機械裝置配合檢測設備實施壓印過程。然而現(xiàn)有納米壓印設備在平行與垂直對準方面缺少高精密的調準機構。雖然我們可以沿用紫外光刻上的光學對準、或者莫爾條紋技術做對準，但是納米壓印不僅有固化、還有垂直方向的壓印運動過程，所以會帶來多方向的偏差。

這幾個問題，其實不能全說是納米壓印技術的問題，降低工藝成本、提高良品率和提高生產效率對于發(fā)展初期的***來說也是同樣要面對的問題，任何一項技術從實驗室走向成熟，都會面對這些問題，都需要在發(fā)展過程中解決這些問題。

NIL能否替代EUV光刻？

回顧芯片光刻產業(yè)歷程，21世紀的前20年里，由于全球芯片產業(yè)鏈條在浸入式DUV、EUV等投影式光刻技術的持續(xù)巨大投入，投影式光刻成為IC制造的主流技術，誕生了荷蘭ASML光刻設備巨頭，以及應用層面的臺積電、三星等國際芯片加工企業(yè)，納米壓印光刻逐漸退出IC制造技術的競爭，進入沉默期。

而隨著產業(yè)向前發(fā)展，DUV、EUV***等系統(tǒng)復雜度、技術瓶頸和成本問題等日益突出，納米壓印技術似乎又迎來了新的目光。

根據(jù)Gartner提出的新科技技術成熟度曲線，綜合技術發(fā)展歷程中的專利、論文、市場情報等數(shù)據(jù)，以年度和期望值維度，繪制了納米壓印技術產業(yè)化曲線。

納米壓印技術產業(yè)化曲線

科技誕生觸發(fā)期：自1995年納米壓印技術提出后，引起學術界和產業(yè)界廣泛關注和跟進，目前領先的技術和設備提供商大多在這一階段進入。

期望膨脹期：2003年，納米壓印技術首次納入國際半導體藍圖（ITRS），技術的研究和期望進入高潮，這一時期，納米壓印相關設備被科研機構大量采購。

泡沫化低谷期：受制于工藝不成熟，產業(yè)化不及預期。一批企業(yè)倒閉或被收購，標志性事件是2014年佳能收購MII。但是這段時間，納米壓印大面積、連續(xù)生產的相關技術被開發(fā)出來，在生產光子晶體LED芯片領域實現(xiàn)產業(yè)化。

穩(wěn)步爬升光明期：技術工藝逐步突破，在LED、微流控、MEMS、AR等領域實現(xiàn)產業(yè)化應用。國內企業(yè)也加大納米壓印技術的研發(fā)和應用布局。

產業(yè)化成熟期：2021年后，隨著工藝成熟和下游應用領域的突破發(fā)展，納米壓印技術或將迎來大面積產業(yè)化。

TechNavio數(shù)據(jù)顯示，2026年納米壓印市場有望達到33億美元，2021年至2026年年復合增長率可達17.74%。納米壓印市場雖然沒有想象中那樣大，但整體正逐漸走強。

納米壓印技術有著其獨特的優(yōu)勢，也有相對應的缺點，在未來的科研生產中，需要進一步的優(yōu)化工藝條件，幫助拓展改進納米壓印技術的應用。

最后回到本篇內容的核心——在芯片制造領域，雖然日本最早完成實踐，但能否替代EUV光刻呢？

老實來講，難度是非常大的，除非臺積電、三星、英特爾、SK海力士等行業(yè)大廠放棄成熟技術轉戰(zhàn)納米壓印技術。其實從行業(yè)動態(tài)也能看到，每隔幾年都會有納米壓印光刻即將突破的消息，但每次又延后進入產業(yè)的時間。

一切信號都在表明這項技術的不容易。但未來，當光學光刻真正達到極限難以向前時，納米壓印技術或將是一條值得期待的路線，而那時，芯片制造或許也會迎來全新的范式，一切都會被顛覆。

畢竟，沒有一種技術能夠長期存在，倘若有，那也只是因為人們還沒有來得及發(fā)現(xiàn)新的東西來取代它而已。

審核編輯 ：李倩