在邊緣計算領域里，對DRAM帶寬的要求遠高于容量，此時采用Chiplet方式集成3D DRAM存儲方案，就可以同時提供高帶寬和低功耗。

今年2月，在正式加入UCIe(Universal Chiplet Interconnect Express)產業聯盟之后，華邦電子隨即宣布其創新產品CUBE: 3D TSV DRAM和3DCaaS(3D CUBE as a Service)一站式服務平臺，將成為公司向客戶提供優質定制化內存的首選解決方案。

芯片微縮化的“續命良藥”

CUBE是Customized/Compact Ultra Bandwidth Elements，即“半定制化緊湊型超高帶寬DRAM”的簡稱。華邦電子次世代內存產品營銷企劃經理曾一峻在向《電子工程專輯》說明CUBE核心價值時表示，新能源汽車、5G、可穿戴設備等領域的不斷發展，對芯片性能的需求越來越高，但如果采用諸如“直接在5nm SoC裸片上堆疊7nm SRAM裸片”的做法，會因為帶入太多TSV工藝架構而導致芯片成本暴漲。

于是，采用先進封裝技術的Chiplet成為了芯片微縮化進程的“續命良藥”。“這也是華邦解決方案的思路”，按照曾一峻的解釋，在邊緣計算領域，華邦將SoC裸片置上，DRAM裸片置下，省去了SoC中的TSV工藝(圖中虛線部分所示)，從而大幅降低了SoC裸片的尺寸與成本。與此同時，3D DRAM TSV工藝又可以將SoC信號引至外部，使它們成為同一顆芯片，進一步縮減了封裝尺寸。

另一方面，考慮到現在的AI芯片都有著很高的算力需求，SoC裸片置上也可以帶來更好的散熱效果。因此，華邦方面認為，按照這樣的方式進行CUBE 3D DRAM 裸片堆疊可以帶來高帶寬、低功耗和優秀的散熱表現，這也是華邦CUBE解決方案主要面向低功耗、高帶寬、中低容量內存需求應用的主要原因。

眾所周知，DRAM裸片中都會包含電容，華邦CUBE芯片也不例外。目前，先進制程SoC芯片的核心電壓約為0.75V-1V，運行過程中電源產生的波動會影響功耗和信號穩定性。但CUBE芯片所采用的硅電容(Si-Cap)卻可以有效降低電源波動帶來的影響。

下圖是華邦當前硅電容規格和制程的進展。可以看到，盡管電容縮小到了原來的一半，但是運行的經時擊穿電壓(TDDB)卻被提高了1倍至1.5V(這也是目前大部分先進制程芯片的核心電壓)，擊穿電壓也是目前先進制程所需的5V，因此1500nF/(mm2)是完全符合目前先進制程芯片的電容需求。而根據規劃，下半年還會有更優規格的硅電容產品面世。

再來關注一下華邦DRAM堆疊和中介層(Interposer)架構的演進。如圖所示，由于中介層也是華邦提供，因此客戶可以得到一個包括DRAM、中介層、硅電容在內的整體解決方案，這也是華邦加入UCIe后做出的貢獻之一。

另一個值得關注的優勢來自功耗的降低。由于SoC裸片和DRAM裸片堆疊的時候，相比于傳統的引線鍵合(Wire Bonding)，微鍵合(Micro Bonding)工藝可以將1000微米的線長縮短至40微米，僅有傳統長度的2.5%，在未來的混合鍵合(Hybrid Bonding)封裝工藝下，線長甚至可以縮短至1微米。這意味著在芯片內部，信號所經過的傳輸距離更短，功耗自然也得到相應的降低。此外，當采用混合鍵合工藝時，兩顆堆疊的芯片其實可以被看作同一顆芯片，因此內部傳輸信號和SIP表現會更優秀。

與CUBE同時出現的還包括3D CaaS平臺，也就是 CUBE as a Service。這意味著對于客戶來說，華邦不僅僅提供3D TSV DRAM KGD內存芯片和針對多芯片設備優化的2.5D/3D后段工藝(采用CoW/WoW)，還可獲取由華邦的平臺合作伙伴提供的技術咨詢服務，是一套完整且全面的CUBE產品支持，并享受Silicon-Cap、interposer等技術的附加服務。

CUBE應用架構

ChatGPT的面世帶動了AI應用領域的再次火熱，而CUBE就可以應用到AI-ISP架構中。

上圖中的灰色部分代表AI-ISP中的神經網絡處理器(NPU)，如果AI-ISP要實現大算力，就需要很大的帶寬，或者是SPRAM加持。但目前來看，在AI-ISP上使用SPRAM成本高昂，轉而使用LPDDR4則需要4-8顆，如果用到傳輸速度為4266Mhz的高速LPDDR4，還需要依賴7nm或12nm的先進制程工藝。

相比之下，CUBE解決方案就可以允許客戶使用成熟制程(28nm/22nm)獲得類似的高速帶寬。簡單而言，CUBE芯片可以通過多個I/O(256或者512個)結合28nm SoC提供500MHz運行頻率，以及最高256GB/s帶寬。據透露，華邦在未來可能會和客戶共同探討64GB/s帶寬的合作可能性，如果成功，I/O數量和裸片尺寸都將進一步縮小。

在下面的應用場景中，CPU的高速運算需求對制程的要求從16nm、7nm、5nm到3nm，越來越高。但不難發現，盡管制程工藝越來越先進，圖中紅色部分所代表的SRAM占比并沒有同比例縮小，因此當需要實現AI運算或者高速運算的情況下，就需要將L3緩存SRAM容量加大，即便采用堆疊方式達到幾百MB，也會導致高昂的成本。

華邦的做法是將L3緩存縮小，轉而使用L4緩存的CUBE解決方案。這并不意味著CUBE解決方案的時鐘傳播延遲(Latency)等同于SRAM，而是可以作為L4緩存。原因在于CUBE可以進行定制化的設計，使得時鐘傳播延遲比一般的DRAM還要短。同時，考慮到AI模型在某些情況下需要外置一定容量的內存，例如在某些邊緣計算場景下會需要8-12GB LPDDR4/LPDDR5，因此在需要的情況下，也可以外掛高容量工作內存(Working Memory)。

“在邊緣計算領域里，對DRAM帶寬的要求遠高于容量，此時采用Chiplet方式集成類似CUBE的存儲方案，就可以同時提供高帶寬和低功耗。”但曾一峻也同時強調稱，畢竟Chiplet芯片需要兼容多個接口協議才能避免造成信號偏差，因此，如何進一步縮小3D DRAM的裸片尺寸，如何更好的實現不同芯粒間的互聯互通，是繞不開的挑戰。

華邦DRAM技術路線圖

相對于市場上三大頭部內存廠商而言，華邦主要專注于利基型內存，產品容量一般最大為8GB，其特點是不需要非常先進的制程，并以KGD為主，便于與SoC進行合封。

在KGD 1.0(SiP)中，DRAM Die厚度約為100-150微米，裸片至裸片(Die to Die)的I/O路徑為1000微米，目前這種性能的KGD信號完整性/電源完整性(SI/PI)是主流的，也是夠用的。華邦方面曾經對LPDDR4的電源效率進行過估算，其小于35pJ/Byte，帶寬方面X32 LPDDR4x每I/O為17GB/s。

當進化到KGD 2.0(3D堆疊)后，得益于TSV的深寬比能力，DRAM Die厚度可以達到50微米的深度，未來，通過Hybrid Bonding工藝還可以實現1微米的距離。同時，信號完整性/電源完整性（SI/PI）性能更好，功耗更低，可以達到甚至低于LPDDR4的四分之一(為8pJ/Byte)，而帶寬可以實現16-256GB/s。

目前，華邦擁有兩座12寸晶圓廠，一座是位于臺中的Fab 6工廠，另一座是在高雄新建的第二座工廠，其產能為1萬片/月左右，后續將逐漸提升至1.4萬片-2萬片/月。

從制程工藝角度來看，高雄工廠投產后，華邦會將一些先進制程的DRAM產能轉移至高雄廠，臺中廠的中小容量DRAM制程會維持在65nm、46nm、38nm和25nm，且無意再向更小制程演進，而是專注于成熟制程產品。高雄廠已經量產的包括25nm 2GB和4GB兩種產品，20nm產品預計在今年年中進入量產階段，并繼續向19nm制程演進。

華邦電子大陸區產品營銷處處長朱迪再次強調了華邦對于DDR3的生產和支持。盡管他認為像三星這樣的大廠逐漸舍棄DDR3和中小容量DDR4是一個大概率的事件，但從實際使用情況來看，4Gb DDR3產品將有望繼續被廣泛采用至少到2027-2028年，尤其在工業和汽車領域需要長期支持。而且，相同容量相同速度下，DDR3較DDR4更具成本效益(相同制程下，與DDR3相比，Die尺寸DDR4增加10%，LPDDR4增加18%)，DDR4將會持續向更高容量發展，并隨著PC和服務器市場的需求遷移至DDR5。

根據規劃，DDR3仍將保持1Gb、2Gb、4Gb和8Gb四種容量，并計劃在2025年演進至16nm；DDR4方面，當20nm制程就緒之后，高雄廠會在2024年初量產DDR4 DRAM芯片。

“利基型存儲市場大約只占整個存儲市場的10%，它的供需相對而言是比較平衡和穩定的。在當前終端客戶、代理商、以及原廠庫存都比較低的情況下，確實有可能會出現缺貨的情況，但對具體時間節點做出判斷為時尚早，需要做進一步的觀察。”朱迪說。

審核編輯 ：李倩