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今天這期小編將繼續與大家一起學習DFT的相關知識和流程代碼，在開始之前，先解決一下上期DFT學習的章節最后留下的問題—DFT工程師在收斂時序timing的時候經常遇到的hold的問題，即不同時鐘域的兩個SDFF(掃描單元的SI端hold違例問題。

首先要明確為什么會出現這樣的違例，實際上在后端APR階段，通常不會對兩個不同時鐘域用于DFT測試的Sink點進行Skew上的Balance，也就是說不會去做樹，同時DFT的時鐘的頻率又相對較慢，通常為10~50MHZ，因此兩個跨時鐘域的SDFF之間的skew可能在時鐘prograted后會達到十幾甚至幾十納秒，這個時候就沒必要傻乎乎的跑PT后去插Buffer/INV硬修，一般有經驗的DFT工程師，都會選擇在前一級的Reg的Q端后接一個相同時鐘的Latch來修hold Timing Violation，這種辦法雖然會犧牲一些面積，但是從本質上說其實是通過以下原理去修hold的：1.通過Latch可以借半個周期的margin ;2.可以改變timing check的時鐘發射接收觸發前后沿的相對位置以及時序檢查方式。實際上這種接Latch修hold的方式不僅可以用在DFT SCAN的SDFF中，正常修hold做ECO的時候也有使用。

圖1 上圖為兩個跨時鐘域的SDFF的Reg2Reg Path ；下圖為Reg1 Latch Reg2的時鐘信號的有效沿檢查。

從圖一的下圖不難得出，原本Domain1clock和Domain2clock的Skew比較大，導致launch clklatency加上data path min delay都達不到capture clk delay加上hold time，而lockup latch的加入，實際上將timing check分成了兩部分，一部分是Reg2Latch，一部分是Latch2Reg，對Reg2Latch這條Path來說，由于是同一個時鐘域，hold檢查在同一周期的同一時鐘沿，在靠的較近的情況下幾乎沒有skew，hold很好滿足；而對Latch2Reg這條Path來說，Latch可以借半個周期，可以說是近乎天然滿足hold，這樣一來跨時鐘域的SDFF的時序問題就得到了有效的解決。

解決完上期的遺留問題，讓小編來介紹一下DFT工程師在日常工作當中必須掌握的工作技能以及相關知識，其中包括SCAN CHAIN的添加以及配置，MBIST電路的生成以及配置。

首先來介紹一個DFT工程師在日常的工作的工作流程是怎么樣的，可以大致分為以下六步驟：1.實現測試功能判斷，開銷判斷，熟悉并測試時鐘架構；2.插入BIST自測試電路；3.DFF替換為掃描單元SDFF，并將鏈串起來，串起來后壓縮組合邏輯；4.邊界掃描鏈（用來測試Module），其中包括生成JTAG電路，掃描網絡以及接口，生成JTAG TAP Controller；5.將期間生成的自動向量收集，將仿真文件收集跑仿真，綜合過formal；6.debug，也是DFT工程師的日常。

掃描鏈的配置與壓縮

實際上掃描鏈的配置主要包括test config 以及 scan config，配置完后綜合會將掃描網絡電路生成在網表中，一般來說掃描鏈不止一條。

壓縮邏輯就是掃描鏈的最后一個掃描單元DFF/Q端到Scan out Pin的data path，測試pin要盡可能少，壓縮可以到幾百倍。

壓縮分為空間壓縮和時間壓縮，時間壓縮（MISR）就是增加拍數，進而增加測試向量的時間長度，來降低掃描數據的容錯率，比如2000bit長度的掃描鏈。

MBIST（Memory-Build-in-self-test自測試)

實際上在日常生產當中，MEM是在設計當中最常見的IP，人們也常常擔心MEM在芯片內部工作不正?；蛘邏牡?，這樣可以及時將備用的MEM頂替上去，而MBIST是由Controller以及BIST電路組成，也是由Pin接口到controller等多級fanout，將Controller按group放在common鏈上，同時還要考慮頂層TOP和block的之間common鏈的連接，再對Mbist上包含Mbist Controller的Common鏈進行config 配置。