內容簡介

北京航空航天大學趙巍勝教授和曹凱華助理教授課題組與致真存儲（北京）科技有限公司研發團隊合作在自旋軌道矩MRAM器件方面取得重要進展，相關研究結果以“利用200 mm晶圓工藝平臺集成制備的高性能自旋軌道矩MRAM器件”（Integration of high-performance spin-orbit torque MRAM devices by 200-mm-wafer manufacturing platform）為題，將作為封面文章在Journal of Semiconductors (《半導體學報》) 2022年第10期發表。

磁性隨機存取存儲器（MRAM）作為一種新興的非易失性存儲器，具有高讀寫速度、高續航能力、長存儲時間和低功耗等特點。近年來TSMC、SAMSUNG、GlobalFoundries等大型半導體廠商也在MRAM領域積極布局。一方面傳統的嵌入式閃存（e-flash）是基于先擦除后寫入的方式，每個擦寫單元的擦除次數有限，會因為擦除次數過多而被磨損，進而影響整個e-flash的生命周期，同時e-flash在28 nm CMOS技術節點以下成本過高。相比之下MRAM具有可實現近乎無限次寫入的優勢，成本較低，因此，MRAM成為替代e-flash的重要解決方案。

另一方面，MRAM也可替代SRAM以解決先進CMOS節點的潛在漏電問題。然而，目前比較成熟的Toggle-MRAM和自旋轉移矩MRAM（STT-MRAM），由于寫入速度限制和可靠性問題，很難取代L1或L2緩存。為了解決以上問題，研究人員提出了在三端器件中讀寫路徑分離的自旋軌道矩MRAM（SOT-MRAM），從本質上解決了高寫入電流導致的讀錯誤和隧道結老化問題。

目前SOT-MRAM在業界仍處于研發階段，并且在晶圓級制造中仍面臨著一些挑戰。這些挑戰主要來自于以下兩個方面：（1）SOT-MRAM器件結構采用頂釘扎的結構，重金屬（SOT層）與后段工藝（BEOL）介質相鄰，襯底的粗糙度嚴重影響上層重金屬層和磁隧道結（MTJ）膜堆的磁學性能和電學性能，這就使得BEOL工藝與SOT-MTJ器件的集成具有較大挑戰；（2）由于SOT-MRAM器件的底電極很薄（通常5 nm左右），如何控制MTJ刻蝕精準停止在底電極層（保證刻蝕工藝對底電極和MTJ的損傷最小）也是一項巨大的挑戰，同時刻蝕深度均勻性直接影響晶圓級器件性能均勻性的分布。

圖1. SOT-MRAM器件結構及工藝流程圖。

針對上述挑戰，本工作通過調整BEOL工藝后襯底的粗糙度，成功實現了BEOL與SOT-MTJ器件的集成，并通過調整刻蝕工藝參數使得MTJ刻蝕精準停止在底電極層，保證了晶圓內器件的短路率低于5%，同時刻蝕對MTJ的損傷較小。最終成功制備了8英寸晶圓級可實現無場翻轉的高性能SOT-MRAM器件，并對器件的磁學和電學性能（單器件和晶圓級）進行了系統的測試。器件各項指標與臺積電2022年7月在VLSI會議上報道的8 Kb SOT-MRAM器件性能相當，在國內外處于領先地位。

具體的，本工作首先測試了單器件的磁學和電學性能，在R-H和R-V測試中，器件TMR達到100%；晶圓級器件性能的均勻性RSOT sigma ~ 18%，TMR sigma ~ 7%，JSW sigma ~ 20%；器件短路率小于5%，Rap和Rp阻值間距~ 5 Rp sigma，滿足存儲器對器件的讀寫要求。在改變MTJ長軸大小時，發現器件翻轉電流隨長軸增大而逐漸增大，利用分流模型成功解釋了器件翻轉電流和MTJ尺寸的依賴關系。

同時測試了器件翻轉電流與電流脈寬之間的依賴關系，得到器件的原始翻轉電流JC0 ~±38 MA/cm2；在器件的耐久性測試中，寫入1010次電流后，測試器件底電極電阻、P態電阻和AP態電阻變化小于1%，具有良好的耐久性；利用磁場測得器件的熱穩定因子Δ ~ 100，退火方法測試器件在工作溫度85 ℃下的熱穩定因子Δ ~ 55，以上結果均表明流片的器件滿足十年期的存儲要求。

圖2. SOT-MRAM器件的電學和磁學性能測試；晶圓級RSOT、MR、JSW分布圖和相應的CDF曲線；P態和AP態阻值的分布圖。

SOT-MRAM器件在200 mm晶圓工藝平臺的成功集成，為SOT-MRAM的產業化提供了一條可行的途徑。致真存儲研發團隊在此工作的基礎上已經完成小容量SOT-MRAM的8英寸測試片流片工作，預期在年底會進行128Kb SOT-MRAM工程片流片。

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Integration of high-performance spin-orbit torque MRAM devices by 200-mm-wafer manufacturing platform




審核編輯：劉清