雖然柵極間距(GP)和鰭片間距(FP)的微縮持續為FinFET平臺帶來更高的性能和更低的功耗，但在5nm及更先進節點上，兼顧寄生電容電阻的控制和實現更高的晶體管性能變得更具挑戰。

泛林集團在與比利時微電子研究中心 (imec)的合作中，使用了SEMulator3D?虛擬制造技術來探索端到端的解決方案，運用電路模擬更好地了解工藝變化的影響。我們首次開發了一種將SEMulator3D與BSIM緊湊型模型相耦合的方法，以評估工藝變化對電路性能的影響。

這項研究的目的是優化先進節點FinFET設計的源漏尺寸和側墻厚度，以提高速度和降低功耗。為此，我們比較了具有三種不同外延 (epi)生長形狀和源漏Si刻蝕深度的FinFET反向器結構（圖1），研究低介電常數材料側墻厚度變化的影響，并確定了實現最佳性能的FinFET側墻厚度和源漏外延形狀組合。

圖1.三種結構的關鍵工藝步驟比較

圖2對本研究方法進行了圖解。我們在建模中使用三種軟件：SEMulator3D、BSIM緊湊型建模和Spectre?電路模擬。首先將一個GDS輸入文件導入SEMulator3D，以便進行工藝模擬和RC網表提取。然后從SEMulator3D中提取各種數據，包括幾何和寄生數據，以創建帶說明的RC網表。該網表隨后與BSIM緊湊型前段制程 (FEOL)器件模型相耦合，并被輸入到Spectre電路模擬模型。該Spectre模型隨后用于模擬正在評估的三種不同反向器的速度和功耗。

圖2.本研究方法的流程圖

圖3顯示了三種結構（在不同的漏極間電壓和側墻厚度下）的功耗與頻率的函數關系。我們注意到在不同漏極間電壓下，所有外延形狀幾何都呈類似的功耗-速度趨勢：側墻厚度增加導致功耗降低。每個外延尺寸都有一個可產生最大速度和最佳Reff×Ceff值（有效電阻值x有效電容值）的最佳側墻厚度。在各種側墻厚度下，有一個特定的外延形狀也提供了最高的整體性能。我們還研究了NMOS和PMOS結構最佳側墻厚度下三種結構的源漏接入電阻(S/D-R)和柵極到源漏(GT-S/D)的電容，以便更好地了解圖3中報告的結果。

圖3.三個反向器在漏極電壓為0.5V到1V時的功耗-速度比較(a)和放大后的漏極電壓等于0.7V時的功耗-速度比較(b)

這種建模方法為FinFET工藝變化對5nm以下器件和電路性能的影響提供了有價值的指導。我們通過RC網表提取將SEMulator3D與BSIM緊湊型建模和Spectre電路模擬相耦合，成功評估和比較了三種不同反向器幾何（使用不同側墻厚度）工藝流程變化的效果，以實現最佳晶體管性能，還探討了漏極間電壓和低介電常數材料側墻變化對速度和功耗性能的影響。

近期會議

2022年5月24日，由ACT雅時國際商訊主辦，《半導體芯科技》&CHIP China晶芯研討會將在蘇州·金雞湖國際會議中心隆重舉行!屆時業內專家將齊聚蘇州，與您共探半導體制造業，如何促進先進制造與封裝技術的協同發展。大會現已啟動預約登記，報名鏈接http://w.lwc.cn/s/ZFRfA3

關于我們

《半導體芯科技》（Silicon Semiconductor China, SiSC）是面向中國半導體行業的專業媒體，已獲得全球知名雜志《Silicon Semiconductor》的獨家授權；本刊針對中國半導體市場特點遴選相關優秀文章翻譯，并匯集編輯征稿、國內外半導體行業新聞、深度分析和權威評論、產品聚焦等多方面內容。由雅時國際商訊（ACT International）以簡體中文出版、雙月刊發行一年6期。每期紙質書12,235冊，電子書發行15,749，內容覆蓋半導體制造工藝技術、封裝、設備、材料、測試、MEMS、IC設計、制造等。每年主辦線上/線下 CHIP China晶芯研討會，搭建業界技術的有效交流平臺。

審核編輯：湯梓紅