国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

剖析PLL器件的相位校準與控制

Aztr_Dialog_Sem ? 來源:亞德諾半導體 ? 作者:亞德諾半導體 ? 2021-08-23 10:41 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

顧名思義,鎖相環(PLL)使用鑒相器比較反饋信號與參考信號,將兩個信號的相位鎖定在一起。雖然這種特性有許多用武之地,但是PLL如今最常用于頻率合成,通常充當上變頻器/下變頻器中的本振(LO),或者充當高速模數轉換器ADC)或數模轉換器DAC)的時鐘

直到最近,我們很少注意這些電路中的相位行為。但隨著對效率、帶寬和性能的需求日益增長,RF工程師必須推出新技術來提高頻譜和功率效率。信號相位的重復性、可預測性和可調性在現代通信儀器儀表應用中均起到日益重要的作用。

一切都是相對的

關于相位測量,如果不是相對于另一個信號或相對于原始相位則毫無意義。例如,使用矢量網絡分析儀(VNA)對放大器之類的兩端口網絡進行相位測量,就是相對于輸入相位ANG(S21)測量輸出相位的。單輸入相位指相對于入射相位ANG(S11)的反射相位。

在PLL合成器上,相位測量指的是相對于輸入參考相位的測量或信號間的相位測量。任何相位測量的理想狀態就是測得與原始相位相比的精確期望值,但是非線性、非理想性、溫差和電路板跡線以及其他制造差異都會使得相位在信號生成中更容易發生改變。對于本文而言,“同相”是指幅度和時序特性相同的信號;確定性相位是指信號之間的相移是已知和可預測的。

示波器測量相位

為了比較兩個不同頻率的相位,可以使用高速示波器比較輸出相位與參考相位,這是一種相對直觀的方法。為了直觀可見,輸入相位和輸出相位通常必須是彼此的整數倍。這在許多時鐘電路中相對比較常見。對于整數N分頻PLL,輸入頻率(REFIN)和輸出頻率(RFOUT)之間的關系通常是確定和可重復的。

只需將示波器探頭放在REFIN和RFOUT上,但注意僅捕獲確定已建立相位時的信號。像RTO1044這樣的高級示波器,只有在滿足某些條件時才允許事件觸發激活:比如將特定的數字模式寫入PLL器件以及已知信號的上升沿出現時。鑒于數字模式的寫入與最終信號穩定之間可能會有一些延遲,因此在這兩個事件之間插入一些延遲至關重要,這種特定型號的儀器就可以實現這一功能。

測量是為了確認ADF4356 PLL相對于已知參考信號(在這種情況下,另一個ADF4356設定相同的輸出頻率)的相位延遲在上電時是否恒定和可重復。為了正確設置儀器,將兩個低速探頭連接到ADF4356 SPI接口的CLK線路和DATA線路。若要將數字模式寫入特定頻率,則必須等待1秒鐘,儀器才能捕獲顯示兩個PLL輸出的時域圖。

對于此測量,兩個ADF4356 PLL鎖定在4GHz的VCO頻率并在8MHz至500MHz的范圍內分頻,其中一個PLL使用軟件掉電功能反復開啟和關閉。示波器采用無限持續模式進行119次采集,兩個PLL之間的相位差恒定且可重復。

為了確保相位差可重復,需遵循許多注意事項。相比較而言,低的R分頻值比高的R分頻值帶來的不確定性較少,而且將來自VCO輸出的分頻反饋饋送到N計數器輸入至關重要。鑒于ADF4356 PLL和VCO包含1024個不同的VCO頻段,務必使用手動校準覆蓋程序來消除此不確定性。

相位再同步定義

相位再同步是指小數N分頻PLL在每個給定頻率下返回相同相移的能力。也就是說,相位為P1的頻率A在改為頻率B后,當頻率重新設定為回到F1時,觀察到仍具有相同的原始相位P1。該定義忽略了由VCO漂移、漏電流、溫度變化等因素引起的變化。

再同步將復位脈沖發送到小數N分頻∑-?調制器,從而使其處于已知的可重復狀態。在完成VCO頻段選擇和環路濾波器建立時間等頻率建立機制之后,需要施加此復位脈沖。其值由寄存器12中的超時計數器控制。新近的PLL能夠調整此復位脈沖的時序,實現了一定程度的輸出信號可調性。此外,它還能以360°/225步進改變時序,比大多數儀器更輕松地完成測量。

對于本實驗,兩個ADF4356 VCO的頻率均設定為4002.5 MHz且采用8分頻。第二個PLL的VCO頻率設定為4694MHz,然后設定為回到4002.5 MHz。通過使用示波器檢查PLL行為可以看出,在1700次頻率變化后,PLL每次都穩定在同一相位。

為了表征不同的相移特性,相位字設定為4194304/225(相當于90°)。設定90°、180°、270°和0°的相應類似值。

相對于通道1上的原始信號,觀察到四個間隔相等的信號,從而確認了具有可編程偏移的相位再同步的準確性。

該功能非常有用,意味著可以為每個用戶頻率創建相位值查找表,在每次使用時記錄相位值。在需要組合四個同相LO頻率的應用中,相位再同步和偏移功能用于調整輸出相位,從而共同提供低6dB的相位噪聲。

如果用作可調LO(可能在信號分析儀的第一級上),再同步和相移功能允許用戶在上電時執行一次性校準以確定每個LO的精確相位值。在用作LO時,可以根據需要按照每個LO設定相位值,從而無需在每個頻率下執行校準。

對于像網絡分析儀這樣的相位關鍵型應用,該電路可以在上電時測量每個頻率下的相位值,然后根據需要設定,因為LO會作用于整個目標范圍。

測量相位、矢量信號和網絡分析儀

矢量信號和網絡分析儀也可用于表征相位行為,盡管其僅限用于比較器件的相位與其初始值。可以將FSWP等高級分析儀置于FM解調模式并選擇相位輸出。

這對于評估ADF4356 PLL上的相位再同步功能非常有用。下面的跡線表示ADF4356相位在5025MHz的輸出頻率下變化了180°。

相位調整

相位調整功能可避免∑-?調制器復位,只需為現有相位添加一個0°至360°之間的相位字即可。在不希望相位復位的應用中,這一操作非常有用。它可以用于動態調整相位字以補償由于溫度等影響而產生的相位差。

相位調整在R0每次更新(采用寄存器3的編程值)時為現有信號添加相位。它不包含相位再同步等復位脈沖。以下來自FSWP的測量結果表示的是原始信號增加90°(圖6)和270°(圖7)的情況。在這兩種情況下,ADF4356的輸出頻率在相位更改之前都設置為5025 MHz。

整個溫度范圍內的行為

電感器的物理參數隨溫度而變化,其電特性也一樣,表現為相位變化。為了減少這種相位變化,用戶可以設定所需的相移以保持相同的相位。輸出頻率設定為4GHz的兩個ADF4356 PLL,以相同相位放置在同一爐室中,密切跟蹤彼此的相位,從而證明用戶可以根據溫度調整相位。

5G

波束成形是實現5G網絡架構的一種關鍵技術。這些網絡中使用多個天線陣列元件,每個元件具有不同的相位和幅度,將天線能量直接傳導到最終用戶。對于該應用,相位重復性是關鍵。波束成形需要LO相位具有可重復性,并且如果該相位具有不確定性,則需要波束成形電路進行額外校準。

天線輻射圖幾乎是全向的,觀察不到波束成形。圖10顯示了由90°異相信號驅動的兩個元件,得到的輻射圖顯示輻射圖更加集中。隨著元件陣列數量的增加,朝向最終用戶的輻射圖的準確度也有所提升,進一步提高了光譜效率。

相位再同步功能確保消除了LO相位特性的不確定性。此外,還能夠調整此相位,為用戶提供了另一種方法來克服存在于電路中而波束成形器或基帶電路難以調整的任何其他相位延遲。

結論

相位再同步將ADF4356以及類似的PLL器件置于已知相位,這樣可以實現許多應用并大大簡化校準程序。

編輯:jq

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 分析儀
    +關注

    關注

    0

    文章

    1764

    瀏覽量

    54741
  • 天線
    +關注

    關注

    71

    文章

    3394

    瀏覽量

    144074
  • FM
    FM
    +關注

    關注

    1

    文章

    196

    瀏覽量

    61358
  • 5G
    5G
    +關注

    關注

    1367

    文章

    49170

    瀏覽量

    618242

原文標題:為你實例剖析PLL器件的相位校準與控制!

文章出處:【微信號:Dialog_Semiconductor,微信公眾號:Dialog半導體公司】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    LTC3816:單相位寬輸入范圍DC/DC控制器的深度剖析

    LTC3816:單相位寬輸入范圍DC/DC控制器的深度剖析 在電子設計領域,DC/DC控制器是至關重要的組件,它能高效地將輸入電壓轉換為所需的輸出電壓,滿足不同設備的供電需求。今天,我
    的頭像 發表于 03-11 15:25 ?6次閱讀

    深入剖析LMX2470:高性能Delta - Sigma分數N PLL的全方位解讀

    深入剖析LMX2470:高性能Delta - Sigma分數N PLL的全方位解讀 在當今的電子設備設計中,頻率合成器扮演著至關重要的角色。TI的LMX2470作為一款高性能的Delta
    的頭像 發表于 02-10 13:50 ?208次閱讀

    德州儀器PLL1707與PLL1708:低抖動多時鐘發生器的卓越之選

    PLL)多時鐘發生器,能夠從27 - MHz的參考輸入頻率生成四個系統時鐘。這兩款器件除了模式控制不同外,使用相同的
    的頭像 發表于 02-10 13:50 ?160次閱讀

    CDCVF25084:高性能時鐘乘法器的深度剖析

    PLL)時鐘乘法器。它利用PLL技術,能精確地將輸出時鐘的頻率和相位與輸入時鐘信號對齊,并且具有四倍的乘法因子。該器件的標稱電源
    的頭像 發表于 02-10 13:50 ?154次閱讀

    Texas Instruments PLL1707和PLL1708:低抖動多時鐘發生器的卓越之選

    的鎖相環多時鐘發生器,它們能夠從27 - MHz的參考輸入頻率生成四個系統時鐘。PLL1707可通過采樣頻率控制引腳控制時鐘輸出,而PLL1708則可通過串行模式
    的頭像 發表于 02-10 13:45 ?234次閱讀

    剖析TRF3761系列整數 - N PLL頻率合成器:優勢、應用與設計要點

    剖析TRF3761系列整數 - N PLL頻率合成器:優勢、應用與設計要點 引言 在電子工程領域,頻率合成器是無線通信、雷達、測試測量等眾多系統中的關鍵組件,其性能直接影響到整個系統的穩定性和可靠性
    的頭像 發表于 02-09 16:30 ?181次閱讀

    深入剖析LMX2485Q - Q1:高性能雙PLL頻率合成器的卓越之選

    深入剖析LMX2485Q - Q1:高性能雙PLL頻率合成器的卓越之選 在電子設計領域,頻率合成器是至關重要的組件,它的性能直接影響著整個系統的穩定性和可靠性。今天,我們就來深入了解一款高性能的雙
    的頭像 發表于 02-09 10:45 ?146次閱讀

    探究PLL1705與PLL1706:3.3V雙PLL多時鐘發生器的卓越性能

    一下德州儀器(Texas Instruments)推出的兩款低相位噪聲、高性能的3.3V雙PLL多時鐘發生器——PLL1705和PLL1706。 文件下載:
    的頭像 發表于 02-04 09:35 ?228次閱讀

    矢量網絡分析儀測量相位差的原理與方法

    在射頻電路設計、通信系統調試、雷達與微波器件測試等場景中發揮著不可替代的作用。測量相位差,本質上是獲取待測器件(DUT)對輸入信號造成的相位偏移,其過程結合了精密硬件架構與系統
    的頭像 發表于 01-22 15:57 ?245次閱讀
    矢量網絡分析儀測量<b class='flag-5'>相位</b>差的原理與方法

    ?CDCVF2505 3.3V PLL時鐘驅動器技術文檔總結

    該CDCVF2505是一款高性能、低偏斜、低抖動、鎖相環 (PLL) 時鐘 司機。該器件使用 PLL 將輸出時鐘(1Y[0-3] 和 CLKOUT)精確對齊到 頻率和相位的輸入時鐘信號
    的頭像 發表于 09-22 16:17 ?898次閱讀
    ?CDCVF2505 3.3V <b class='flag-5'>PLL</b>時鐘驅動器技術文檔總結

    PLL1708雙PLL多時鐘發生器技術文檔總結

    PLL1707成本低、鎖相 環路 (PLL) 多時鐘發生器。PLL1707和 PLL1708可以從 27 MHz 生成四個系統時鐘 參考輸入頻率。的時鐘輸出
    的頭像 發表于 09-22 14:01 ?833次閱讀
    <b class='flag-5'>PLL</b>1708雙<b class='flag-5'>PLL</b>多時鐘發生器技術文檔總結

    ?PLL1707/PLL1708 雙PLL多時鐘發生器技術文檔總結

    PLL1707成本低、鎖相 環路 (PLL) 多時鐘發生器。PLL1707和 PLL1708可以從 27 MHz 生成四個系統時鐘 參考輸入頻率。的時鐘輸出
    的頭像 發表于 09-22 13:57 ?769次閱讀
    ?<b class='flag-5'>PLL</b>1707/<b class='flag-5'>PLL</b>1708 雙<b class='flag-5'>PLL</b>多時鐘發生器技術文檔總結

    智多晶PLL使用注意事項

    在FPGA設計中,PLL(鎖相環)模塊作為核心時鐘管理單元,通過靈活的倍頻、分頻和相位調整功能,為系統提供多路高精度時鐘信號。它不僅解決了時序同步問題,還能有效消除時鐘偏移,提升系統穩定性。本文將深入探討智多晶PLL在實際應用中
    的頭像 發表于 06-13 16:37 ?1600次閱讀
    智多晶<b class='flag-5'>PLL</b>使用注意事項

    PLL用法

    易靈思的FPGA在生成PLL的方式與別的廠家稍有區別,這與其的core和interface架構是相對應的。對于易靈思的FPGA來講,PLL,GPIO,MIPI,LVDS和DDR相對于core部分都是
    的頭像 發表于 06-07 16:18 ?1412次閱讀
    <b class='flag-5'>PLL</b>用法

    AD9573 PCI-Express時鐘發生器IC,PLL內核,分頻器,兩路輸出技術手冊

    AD9573是一款高度集成的雙路輸出時鐘發生器 , 包括一個針對PCI-e應用而優化的片內PLL內核 。 整數N分頻PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器系列 , 可實現線路卡的較高性能 。 這款器件也適合
    的頭像 發表于 04-11 09:51 ?1010次閱讀
    AD9573 PCI-Express時鐘發生器IC,<b class='flag-5'>PLL</b>內核,分頻器,兩路輸出技術手冊