晶圓代工龍頭臺積電針對先進封裝打造的晶圓級系統整合技術（WLSI）平臺，透過導線互連間距密度和系統尺寸上持續升級，發展出創新的晶圓級封裝技術系統整合芯片（TSMC-SoIC），除了延續及整合現有整合型扇出（InFO）及基板上晶圓上芯片封裝（CoWoS）技術，提供延續摩爾定律機會，并且在系統單芯片（SoC）效能上取得顯著的突破。

臺積電說明，因為擁有最先進制程的晶圓或芯片，以及混合匹配的前段3D和后段3D系統整合，客戶可以利用臺積電獨特的從晶圓到封裝的整合式服務，來打造具差異化的產品。

臺積電打造以3D IC為架構的TSMC-SoIC先進晶圓級封裝技術，能將多個小芯片（Chiplet）整合成一個面積更小與輪廓更薄的SoC，透過此項技術，7納米、5納米、甚至3納米的先進SoC能夠與多階層、多功能芯片整合，可實現高速、高頻寬、低功耗、高間距密度、最小占用空間的異質3D IC產品。

有別于傳統的封裝技術，TSMC-SoIC是以關鍵的銅到銅接合結構，搭配直通矽晶穿孔（TSV）以實現最先進的3D IC技術。目前臺積電已完成TSMC-SoIC制程認證，開發出微米級接合間距（bonding pitch）制程，并獲得極高的電性良率與可靠度數據，展現了臺積電已準備就緒，具備為任何潛在客戶用TSMC -SoIC生產的能力。臺積電強調，TSMC-SoIC技術不僅提供延續摩爾定律的機會，并且在SoC效能上取得顯著的突破。

臺積電持續加強矽中介層（Si Interposer）與CoWoS布局，以因應人工智慧及高效能運算市場快速成長。臺積電第四代CoWoS技術已可容納單個全光罩（full-reticle）尺寸的SoC和多達6個3D高頻寬記憶體（HBM）堆疊，第五代CoWoS與博通等客戶合作推出2倍光罩尺寸，并將小芯片、SoIC、HBM3等新芯片結構整合。

臺積電已完成第五代InFO_PoP（整合型扇出層疊封裝）及第二代InFO_oS（整合型扇出暨基板封裝）技術并通過認證，支援行動應用和HPC應用。臺積電亦開發出新世代整合式被動元件技術（IPD），提供高密度電容器和低有效串聯電感（ESL）以增強電性，并已通過InFO_PoP認證。AI與5G行動應用將受惠于強化的InFO_PoP技術，新世代IPD預計于今年開始進入大量生產。

5G封裝先出擊

5G智能手機同步支援Sub-6GHz及mmWave（毫米波）等多頻段，數據機基頻芯片或系統單芯片（SoC）的設計及功能更為複雜，晶圓代工龍頭臺積電除了提供7納米及5納米等先進製程晶圓代工，也進一步完成5G手機芯片先進封裝供應鏈布局。其中，臺積電針對數據機基頻芯片推出可整合記憶體的多芯片堆疊（MUlti-STacking，MUST）封裝技術，整合型扇出天線封裝（InFO_AiP）下半年將採用。

由于5G同步支援多頻段、高速資料傳輸速率、大容量資料上下載等特性，加上5G終端裝置亦加入了邊緣運算功能，所以5G智能手機搭載的應用處理器、數據機或SoC等5G手機芯片，都需要導入7納米或5納米等先進製程，才能在提升運算效能的同時也能有效降低芯片功耗。因此，包括蘋果、高通、聯發科等都已採用臺積電7納米或5納米量產。

但在5G芯片運算效能大躍進的同時，核心邏輯芯片需要更大容量及更高頻寬的記憶體支援，射頻前端模組（RF FEM）也需要搭載更多功率放大器（PA）或低噪放大器（LNA）元件，可以解決芯片整合問題的先進封裝技術因此成為市場顯學。

包括蘋果、三星等一線大廠今年所打造的5G智能手機，均大量導入系統級封裝（SiP）設計來降低功耗及達到輕薄短小目標，臺積電因此推出5G智能手機內建芯片的先進封裝技術，以期在爭取晶圓代工訂單之際，也能透過搭載先進封裝製程而提高客戶訂單的黏著度。

針對5G手機中的應用處理器，臺積電已推出InFO_PoP製程并將處理器及Mobile DRAM封裝成單一芯片。而5G數據機基頻芯片因為資料傳輸量大增，臺積電開發出採用InFO製程的多芯片堆疊MUST封裝技術，同樣能將基頻芯片及記憶體整合封裝成單一芯片，而臺積電也由此開發出3D MiM（MUST in MUST）的多芯片堆疊封裝技術，除了能應用在超高資料量傳輸的基頻芯片，亦能應用在高效能運算（HPC）相關芯片封裝，將單顆SoC與16顆記憶體整合堆疊在同一芯片。

再者，臺積電InFO製程可提供射頻元件或射頻收發器的晶圓級封裝，但在mmWave所採用的RF FEM模組封裝技術上，臺積電推出基于InFO製程的InFO_AiP天線封裝技術，相較于覆晶AiP封裝可明顯縮小芯片尺寸及減少厚度。蘋果iPhone 12搭載天線雖然沒有採用臺積電InFO_AiP製程，但華為海思有機會在下半年出首款採用臺積電InFO_AiP技術的天線模組并搭載在新一代5G旗艦手機中。