寄存器是設備中用于存儲數據的常見電子元件。這些是最小的數據保存元素，用于存儲 CPU 正在處理的操作數或指令。有不同類型的寄存器，即指令寄存器、程序寄存器、ALU 寄存器、通用寄存器等。它們在可以存儲的位數上有所不同，具體取決于系統的配置。在本教程中，我們將學習如何在 VHDL 中實現一個簡單的寄存器。

　　寄存器：寄存器是順序存儲器存儲設備。在這里，術語順序是指“它是一個時鐘電路”，這意味著它是由時鐘控制的。這些寄存器的大小因系統而異（有些可能是 8 位，有些可能是 4 位）。除此之外，寄存器還有一個數據輸入和數據輸出端口。還可以使用用于擦除寄存器內容的復位引腳和用于將數據寫入寄存器的寫信號。因此，典型的寄存器將具有時鐘、寫入、復位、數據輸入和數據輸出端口。下面給出了 8 位寄存器的示意圖。

　　由于它是一個時鐘電路，因此只有在時鐘有效（clock=”1”）且寫入信號有效（write=”1”）時才會加載數據。當復位信號為高電平時（reset=”1”），存儲的數據將被擦除，分配到“00000000”。

　　下面給出了發生的有關時鐘、寫入和復位的事件。

　　現在我們了解了寄存器的基礎知識，我們將了解如何在 VHDL 中實現它們。

　　如何在 VHDL 中實現寄存器？

首先，我將給出寄存器的完整代碼，我們將把它們分解成更小的片段以便更好地理解。

寄存器的 VHDL 代碼

?

圖書館 IEEE；
使用 IEEE.std_logic_1164.all；
實體 reg_a 是
端口 ( signalrega_input :in std_logic_vector(7 downto 0) ;
信號令：在 std_logic 中；
信號復位：在 std_logic 中；
信號 clk：在 std_logic 中；
信號 rega_output: out std_logic_vector(7 downto 0)
 );
結束 reg_a;
reg_a 的架構 sim 是
 開始
進程（clk）是
   開始
 如果上升沿（clk）那么
如果（令狀='1'）那么
雷加輸出<=雷加輸入；
elsif(reset='1') 然后
rega_output<="00000000";
萬一;
      萬一;
        結束進程；
結束模擬；

?

首先，導入庫，使用標簽“reg_a”聲明實體，并聲明數據輸入、數據輸出、時鐘、寫入和復位信號。

?

圖書館 IEEE；
使用 IEEE.std_logic_1164.all；
實體 reg_a 是
端口 ( signalrega_input :in std_logic_vector(7 downto 0) ;
信號令：在 std_logic 中；
信號復位：在 std_logic 中；
信號 clk：在 std_logic 中；
信號 rega_output: out std_logic_vector(7 downto 0)
 );
結束 reg_a;

?

之后，我們用與實體標簽“reg_a”關聯的標簽“sim”聲明了架構。?

Process(clk)：由于整個電路依賴于時鐘的功能，我們必須對時鐘進行處理。

ifrising_edge(clk) then:??“rising_edge(clk)” 表示時鐘信號為“1”的點。因此，只有當時鐘信號為“1”時，它才會傳遞到下一個“if”條件。

給出了有關寫入和復位的“if”條件。因此，如果寫入信號為“1”，則將加載數據。如果復位信號為“1”，則數據將被復位為“0000000”。

注意：當reset=1時，永遠記得設置write=0，只有這樣數據才會被重置。

?

reg_a 的架構 sim 是
 開始
進程（clk）是
   開始
 如果上升沿（clk）那么
如果（令狀='1'）那么
雷加輸出<=雷加輸入；
elsif(reset='1') 然后
rega_output<="00000000";
萬一;
      萬一;
        結束進程；
結束模擬；

?

　　只需將此代碼復制粘貼到 ModelSim 中，然后編譯和仿真即可。編譯和仿真過程請參考“使用ModelSim實現基本邏輯門”。

　　我剛剛編譯并仿真了代碼，得到如下波形。

　　只需沿著波形移動光標，我們可以看到只有時鐘和寫信號都為1時數據才會被存儲。‘U’代表未定義。此外，由于它是一個時序電路，更新內容會有一些最小延遲，但它會在下一個正時鐘周期內更新。

　　代碼

　　　　圖書館 IEEE；

　　使用 IEEE.std_logic_1164.all；

　　實體 reg_a 是

　　端口（信號 rega_input ：in std_logic_vector（7 downto 0） ；

　　信號寫：在 std_logic 中；

　　信號復位：在 std_logic 中；

　　信號 clk：在 std_logic 中；

　　信號 rega_output：out std_logic_vector（7 downto 0）

　　）；

　　結束 reg_a;

　　reg_a 的架構 sim 是

　　begin

　　process（clk） is

　　begin

　　ifrising_edge（clk） then

　　if（writ=‘1’） then

　　rega_output《=rega_input;

　　elsif（reset=‘1’） 然后

　　rega_output《=“00000000”;

　　萬一;

　　萬一;

　　結束進程；

　　結束模擬；