連接器
電子發(fā)燒友網(wǎng)連接器技術(shù)專欄，內(nèi)容有連接器、光纖連接器、工業(yè)連接器、汽車連接器、電線電纜、接插件以及連接器技術(shù)的其它應(yīng)用方案等；是電子工程師學(xué)習(xí)連接器技術(shù)的好欄目。
至簡(jiǎn)設(shè)計(jì)法：設(shè)計(jì)使用與不使用的語(yǔ)法
C語(yǔ)言應(yīng)用范圍廣泛，具備很強(qiáng)的數(shù)據(jù)處理能力，不僅僅是在軟件開(kāi)發(fā)上，而且各類科研都需要用到C語(yǔ)言，適于編寫(xiě)系統(tǒng)軟件，三維，二維圖形和動(dòng)畫(huà)，具體應(yīng)用比如單片機(jī)以及嵌入式系統(tǒng)開(kāi)發(fā)...
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案（1）
AXI總線是一種多通道傳輸總線，將地址、讀數(shù)據(jù)、寫(xiě)數(shù)據(jù)、握手信號(hào)在不同的通道中發(fā)送，不同的訪問(wèn)之間順序可以打亂，用BUSID來(lái)表示各個(gè)訪問(wèn)的歸屬。主設(shè)備在沒(méi)有得到返回?cái)?shù)據(jù)的情況下可...
基于intel FPGA NIOS開(kāi)發(fā)入門(mén)教程
Nios Ⅱ處理器具有完善的軟件開(kāi)發(fā)套件，包括編譯器、集成開(kāi)發(fā)環(huán)境（IDE）、JTAG調(diào)試器、實(shí)時(shí)操作系統(tǒng)（RTOS）和TCP/IP協(xié)議棧。設(shè)計(jì)者能夠用Altera Quartus Ⅱ開(kāi)發(fā)軟件中的SOPC Builder系統(tǒng)開(kāi)發(fā)工具很...
反編譯國(guó)產(chǎn)掌機(jī)代代星的內(nèi)核并運(yùn)行在FPGA上
這是國(guó)外一個(gè)著名的搗鼓硬件的老外反編譯國(guó)產(chǎn)掌機(jī)代代星的內(nèi)核并運(yùn)行在自制的FPGA上的視頻，這老外還提供了一份技術(shù)文檔。...
FPGA之流水線練習(xí)4：設(shè)計(jì)思路
流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。目的是將一個(gè)大操作分解成若干的小操作，每一步小操作的時(shí)間較小，所以能提高頻率...
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案（2）
賽靈思公司（Xilinx）推出的行業(yè)第一個(gè)可擴(kuò)展處理平臺(tái)Zynq系列。旨在為視頻監(jiān)視、汽車駕駛員輔助以及工廠自動(dòng)化等高端嵌入式應(yīng)用提供所需的處理與計(jì)算性能水平。...
如何驗(yàn)證IP核的代碼
流水線縮短了在一個(gè)時(shí)鐘周期內(nèi)給的那個(gè)信號(hào)必須通過(guò)的通路長(zhǎng)度，增加了數(shù)據(jù)吞吐量，從而可以提高時(shí)鐘頻率，但也導(dǎo)致了數(shù)據(jù)的延時(shí)。...
FPGA之流水線練習(xí)1：設(shè)計(jì)思路
流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。目的是將一個(gè)大操作分解成若干的小操作，每一步小操作的時(shí)間較小，所以能提高頻率...
FPGA之異步練習(xí)：設(shè)計(jì)思路
在異步設(shè)計(jì)中，完全避免亞穩(wěn)態(tài)是不可能的。因此，設(shè)計(jì)的基本思路應(yīng)該是：首先盡可能減少出現(xiàn)亞穩(wěn)態(tài)的可能性，其次是盡可能減少出現(xiàn)亞穩(wěn)態(tài)并給系統(tǒng)帶來(lái)危害的可能性。...
2019-11-18 標(biāo)簽：FPGA設(shè)計(jì)異步 2078
FPGA之流水線練習(xí)3：設(shè)計(jì)思路
流水線主要是一種硬件設(shè)計(jì)的算法，如第一條中表述的流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。...
2019-11-18 標(biāo)簽：FPGA數(shù)據(jù)流水線 2613
FPGA之FIFO練習(xí)2：設(shè)計(jì)思路
FIFO( First Input First Output)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來(lái)越大，體積越來(lái)越小，價(jià)格越來(lái)越便宜。...
FPGA之何為異步時(shí)序
異步時(shí)序電路是指電路中除以使用帶時(shí)鐘的觸發(fā)器外,還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件;電路中沒(méi)有統(tǒng)一的時(shí)鐘;電路狀態(tài)的改變由外部輸入的變化直接引起....
FPGA之異步練習(xí)1：設(shè)計(jì)思路
基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)中大都推薦采用同步時(shí)序的設(shè)計(jì)，也就是單時(shí)鐘系統(tǒng)。但是實(shí)際的工程中，純粹單時(shí)鐘系統(tǒng)設(shè)計(jì)的情況很少，特別是設(shè)計(jì)模塊與外圍芯片的通信中，跨時(shí)鐘域的情況經(jīng)常...
FPGA之簡(jiǎn)單代碼的重要性
不管是學(xué)FPGA還是C語(yǔ)言，任何一種代碼的學(xué)習(xí)都離不開(kāi)大量的代碼閱讀，也就是多看，多學(xué)習(xí)別人的代碼。初學(xué)者在學(xué)習(xí)的過(guò)程中更為重要的是模仿，模仿別人的代碼算法怎么去處理的，模仿多...
FPGA之化簡(jiǎn)代碼練習(xí)
代碼就是程序員用開(kāi)發(fā)工具所支持的語(yǔ)言寫(xiě)出來(lái)的源文件，是一組由字符、符號(hào)或信號(hào)碼元以離散形式表示信息的明確的規(guī)則體系。...
設(shè)計(jì)高級(jí)技巧：代碼簡(jiǎn)化練習(xí)（1）
代碼就是程序員用開(kāi)發(fā)工具所支持的語(yǔ)言寫(xiě)出來(lái)的源文件，是一組由字符、符號(hào)或信號(hào)碼元以離散形式表示信息的明確的規(guī)則體系。代碼設(shè)計(jì)的原則包括唯一確定性、標(biāo)準(zhǔn)化和通用性、可擴(kuò)充性...
在原來(lái)的基礎(chǔ)上繼續(xù)練習(xí)代碼簡(jiǎn)化
FPGA的設(shè)計(jì)流程包括算法設(shè)計(jì)、代碼仿真以及設(shè)計(jì)、板機(jī)調(diào)試，設(shè)計(jì)者以及實(shí)際需求建立算法架構(gòu)，利用EDA建立設(shè)計(jì)方案或HD編寫(xiě)設(shè)計(jì)代碼，通過(guò)代碼仿真保證設(shè)計(jì)方案符合實(shí)際要求，最后進(jìn)行板...
FPGA模塊之間數(shù)據(jù)的發(fā)送與接收
FPGA同ASIC不同，開(kāi)發(fā)的周期比較短，可以結(jié)合設(shè)計(jì)要求改變硬件的結(jié)構(gòu)，在通信協(xié)議不成熟的情況下可以幫助企業(yè)迅速推出新產(chǎn)品，滿足非標(biāo)準(zhǔn)接口開(kāi)發(fā)的需求。...
在不改變?cè)瓉?lái)時(shí)序的情況下簡(jiǎn)化部分代碼
由于FPGA具有布線資源豐富，可重復(fù)編程和集成度高，投資較低的特點(diǎn)，在數(shù)字電路設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用。...
正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：紅外遙控簡(jiǎn)介
正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻...
FPGA異步練習(xí)之測(cè)試文件（2）
FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，...
正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：數(shù)碼管靜態(tài)顯示實(shí)驗(yàn)
正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻...
正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：按鍵控制LED實(shí)驗(yàn)
正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻...
FPGA與ASIC電路結(jié)構(gòu)講解
專用集成電路（ASIC）指應(yīng)特定用戶要求或特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。根據(jù)要求來(lái)設(shè)計(jì)、制造集成電路，而原來(lái)需要用很多分立元件、不同種類的芯片等進(jìn)行設(shè)計(jì)的大規(guī)模系...
組合邏輯的類型及Verilog實(shí)現(xiàn)
Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。...
正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：按鍵控制蜂鳴器實(shí)驗(yàn)
正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻...
2019-09-06 標(biāo)簽：FPGA計(jì)算機(jī)蜂鳴器 3105
正點(diǎn)原子FPGA之基礎(chǔ)外設(shè)：數(shù)碼管動(dòng)態(tài)顯示實(shí)驗(yàn)
正點(diǎn)原子FPGA開(kāi)發(fā)板配套視頻...
設(shè)計(jì)高級(jí)技巧：代碼簡(jiǎn)化練習(xí)
源代碼是相對(duì)目標(biāo)代碼和可執(zhí)行代碼而言的。 源代碼就是用匯編語(yǔ)言和高級(jí)語(yǔ)言寫(xiě)出來(lái)的地代碼。...
FPGA_soc學(xué)習(xí)教程：AC501 SOC FPGA開(kāi)發(fā)板黃金參考設(shè)計(jì)說(shuō)明
小梅哥最新款FPGA_SOC...
2019-08-30 標(biāo)簽：FPGA 2730
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