·EDA探索頻道，今天迎來了特別內容——新型垂直互補場效應晶體管（CFET）結構設計與仿真研究，該論文已經發表在國際知名期刊上，獲得了相關行業人員的極大關注，下面就跟著小編一起來開啟今天的探索之旅吧~

集成電路密度的提升是一個業界持續追求的方向，也是“集成”的含義所在。提升集成電路器件密度有多種方式，其中降低器件的單位面積是最根本也是最有效的途徑。自集成電路誕生以來，經歷了平面器件（包括SOI器件），FinFET多柵器件到時下最先進的GAA（Gate All Around）納米線器件（Intel稱其為RibbonFET，三星稱為Nanosheet）。單個器件的結構形式優化已經幾乎推至極限。由于CMOS電路中，NOMS與PMOS往往是成對出現的，所以如何將一對CMOS的總體面積進行優化成為一個新的方向?？梢杂衅矫嫔系膬灮?，如Forksheet，也可以將其垂直堆疊起來，稱為CFET（Complementary Field Effect Transistor，CFET）。將NMOS與PMOS的GAA器件在垂直方向進行高密度三維單片集成，相較于現有主流FinFET與水平GAAFET，突破了CMOS在平面布局間距的尺寸限制，可以將減少SRAM單元面積40%以上，在代工廠等效3nm以下技術高密度、高性能集成電路制造中將成為有力的候選者。

中國科學院微電子研究所殷華湘、吳振華研究團隊利用DTCO（Design-Technology Co-optimization）方法系統性地研究了CFET的優勢，提出了新型混合溝道CFET（Hybrid Channel Complementary FET，HC-CFET）結構設計和集成方案。該結構能夠在單一襯底上，通過分步溝道形貌刻蝕，實現對NMOS和PMOS電子與空穴遷移率導電溝道的共同優化，即使NMOS具有(100)溝道表面晶向，PMOS具有(110)溝道表面晶向，從而在獲得最佳的器件與電路性能的同時，可以在原來一個器件的面積使用下堆疊兩個器件。器件結構設計與集成方案的可行性已通過EDA工具進行模擬仿真驗證。通過系統性抽取全部寄生參數，對比了不同CFET架構下的RO（環振）和SRAM單元性能。結果表明，相較于常規垂直集成Fin和垂直集成納米片的CFET結構（MS-CFET和MB-CFET），新型HC-CFET具有溝道晶向與空間布局優勢，可以得到更高的工作頻率以及更大的噪聲容限窗口，展現出在超高度集成的CMOS集成電路應用上的巨大潛力。

該成果以“Investigation of Novel Hybrid Channel Complementary FET Scaling Beyond 3-nm Node From Device to Circuit”為題發表在國際知名期刊IEEE Transactions on Electron Devices上。中國科學院微電子研究所博士生羅彥娜為該文章第一作者；殷華湘研究員、吳振華研究員為該文共同通訊作者。鴻之微科技（上海）股份有限公司曹宇博士作為作者之一參與了此項工作。

原文鏈接：https://ieeexplore.ieee.org/document/9789149

(a)?HC-CFET結構示意圖，以及仿真對比的17級環形振蕩器（b）歸一化頻率特性和（c）歸一化能耗特性與6T-SRAM單元（d）歸一化噪聲容限特性和（e）讀操作瞬態特性

編輯：黃飛

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