2022年，集成電路半導體行業最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業發展的關鍵詞，也是群體焦慮。在全球市場，有人比喻EDA是“芯片之母”，如果沒有了芯片，工業發展和社會進步將處處受制，EDA的重要性也上升到了戰略性高度。盡管國際封鎖形勢嚴峻，但睿智的中國科技人擅于把危機化為機會，從《加快自動研發應用，讓工業軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎牌”，提升基礎創新能力；二要打好“應用牌”，加強對高精尖國貨的應用；三是要打好“人才牌”，讓人才留得住、用得上、有發展……，各種政策、舉措和實際行動，處處彰顯了我們中國科技的發展韌性。

我們EDA探索頻道，今天迎來了第7期的精彩內容——GIDL：DIBL的遠房兄弟，下面就跟著小編一起來開啟今天的探索之旅吧~

?

在半導體器件當中，提到DIBL時，往往會提到GIDL。所謂GIDL是Gate Induced Drain Leakage的簡稱。實際上，GIDL與DIBL除了名字比較像之外，實質上并無多少關系。所以最多只能算遠房兄弟。

所謂GIDL，實際上是晶體管在截止時的一種漏電機制。以NMOS為例，其發生在漏端高電壓，柵極零電壓或者負電壓的狀態。這種狀態實際上MOS的電流應該處于Ioff的狀態。而由于GIDL的存在，Ioff會異常上升，并且隨著柵極負壓的增大而變得更明顯。

圖：GIDL的例子：實心點NMOS，空心點PMOS。來自M. Lundstrom Lecture Notes EE-612 F06

一般來講，我們認為器件在線性區漏極電壓很小，沒有GIDL現象 。從上圖明顯可以看到在0V時Idsat曲線比Idlin曲線的電流高了兩個數量級。在反方向繼續掃描Idsat曲線，Ioff反而會進一步升高。

另外，在這個圖中同樣也可以看到DIBL。有興趣的同學可以復習一下前面的內容。EDA探索丨第5期：DIBL究竟是什么？

一句話概括GIDL的機制，即是柵極與漏極交疊區發生的BTBT。這里面有兩個要素：柵漏的交疊與BTBT漏電。

顧名思義，GIDL即是Gate與Drain之間的漏電。從物理上來說，柵極與漏極之間有絕緣層相隔，如果發生漏電則必須要有一定的交疊區域，來達到“面對面”的效果。對于理想的MOS來說，實際上柵與漏是沒有交疊的。但是在實際器件當中，即便是自對準工藝也會讓柵極和源漏之間有少量的交疊。這樣，柵極和漏極之間便可以隔氧化層相望。

圖：GIDL機制示意。來自IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 53, NO. 5, MAY 2006

在柵壓為負，漏端電壓較大時。在柵與漏的交疊區會產生一個小的耗盡區，稱為Gate-induced Drain Depletion Region。在這個區域當中，新產生的電子空穴對可以被Body或者Drain端收集，產生電流。

至于新產生的電子空穴對，可以是自然的熱激發，但是更主要的是BTBT，即Band-to-band tunneling的簡稱，中文一般叫做帶間隧穿。

圖：漏極耗盡區BTBT示意。來自M. Lundstrom Lecture Notes EE-612 F06

從能量的角度來看，導帶中未被電子占用空能態與價帶中被電子占用能態有相同能量，當勢壘區比較窄時，電子可以從價帶直接到導帶，從而產生電子空穴對。進而載流子被收集。這個過程與太陽能電池是類似的，即半導體被光激發之后產生額外的電子空穴對，之后被分離與收集。只不過在BTBT當中，這種過程是在電場作用發自發產生的。但是產生了額外電流這一點是相同的。

GIDL主要影響的是半導體器件在關斷狀態下的功耗，隨著器件普遍的移動化，小型化趨勢。這種漏電是必須要克服的，否則會大大影響產品的續航表現。魯迅先生告訴我們，解決問題要對癥下藥。既然GIDL的兩個要素是柵漏電極的交疊和BTBT，那么我們在器件設計時，要盡量地減少柵極的交疊設計，同時仔細設計LDD等方法，以減小Gate-induced Drain Depletion Region的電場，從而降低BTBT的發生。

編輯：黃飛

?