IC設計：特殊信號打拍方式 ? ?

1、AXI信號如何打拍

通常block的input和output信號存在時序問題時，我們通常采用寄存器打拍的方式，在兩個block直接插入reg，從而解決時序問題。

但是很多信號比較特殊不能隨意打拍，例如。AXI信號，握手信號等。此類信號有更高的要求。比如AXI總線中的slave_axi_awready表示寫地址通道已經準備好，能夠接受master寫地址了。此類信號具有很高的時序要求，不能隨意使用寄存器打拍，否則就會出現在slave端口已經將slave_axi_awready拉低，而在master端口存在延時認為awready為高而導致繼續發waddr，從而導致waddr數據丟失。

Axi總線打拍模塊通常會采用特殊設計的IP模塊，將所有axi總線信號互聯到axi打拍ip上，起到一個橋接的作用，能夠解決時序問題。

2、mdio信號不允許打拍

還有一類信號是不允許打拍的，例如mdio信號。

Mdio協議是一種簡單的低速接口協議，規定了master和slave共同驅動一根信號線，因此存在如下情況：在T0周期由master驅動，在下一個周期，即T1周期由slave驅動。因此mdio信號不允許打拍，設計上只能將相關的邏輯放置在管腳附件，從而減少走線延時。因為mdio是低速接口協議，時鐘通常比較低，一般在100MHz以內，因此時序違例的情況也很少見。

調度設計:RR調度原理 ? ?

1、RR輪詢調度？

RR輪詢調度指的是在一次輪詢響應請求中，每個請求信號都會獲得響應。

如下所示：輸入rr_req[3:0]為4個請求信號，輸出rr_grant[3:0]為4請求信號對應的4個響應信號：1表示有請求or響應，信號為0表示無請求or響應。如表所示，第1次,所有請求均有效，首先響應低bit的請求，所以rr_grant[0]=1。第3次請求，請求rr_req[1]有效，但是在第2次中被響應（rr_grant[1]=1），因此此次不再響應，而是響應rr_req[2]，所以rr_grant[2]=1.

2、Verilog是如何實現RR輪詢調度的？

在verilog實現中，僅僅采用簡單的組合邏輯和寄存器就可以實現rr輪詢調度，不需要狀態機等設計。

基本原理是鎖存上一次輸出請求響應rr_grant[3:0]，并且生成相應的有效位rr_mask[3:0]，從(rr_valid[3:0]&rr_mask[3:0])? 和? rr_valid[3:0]&(~rr_mask[3:0]) 選取不為0的作為獲得rr_grant_tmp，rr_grant_tmp再經過組合邏輯并且取最低有效位。此處mask中1表示請求有效。

B列為請求信號rr_req[3:0]

C列pre_rr_result 為模塊內部鎖存的上一拍rr_grant[3:0]。

D列rr_mask為pre_rr_result經過組合邏輯得到的掩碼，rr_mask= {pre_rr_result[2:0],pre_rr_result[3]}-1’b1

E列 ~rr_mask為pre_rr_result經過組合邏輯得到的掩碼，rr_mask=~（ {pre_rr_result[2:0],pre_rr_result[3]}-1’b1）

F列：rr_grant_tmp為B&D or B&E，取其中不為0的

G列：rr_grant_tmp經過組合邏輯輸出最低有效位：(~rr_grant_tmp+1’b1)&rr_grant_tmp

編輯：黃飛

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