EDA的CAEML增長幅度更為明顯。

根據DesignCon大會上的一項小組討論，各供應商與研究人員正在將機器學習應用于棘手的芯片設計難題，并已經取得重大進展。在EDA當中使用人工智能已經成為一項熱門議題，并有多篇論文以此為核心展開探討。

過去一年以來，機器學習先進電子中心（簡稱CAEML）已經迎來四位新的合作伙伴。這支擁有13位行業成員以及3所大學的團隊正快速擴大其研究工作的深度與廣度。

CAEML成員蒹 HPE公司杰出技術人員Christopher Cheng表示，“去年，我們主要關注信號完整性與功率完整性。但在今年，我們將自身產品以多樣化方式組合為系統分析、芯片布局與值得依賴的平臺設計方案，并借此在多樣性研究方面取得了重大進展。”

北卡羅萊納州大學（三所合作高校之一）杰出教授Paul Franzon亦指出，“立足設計與制造訴求進行的貝葉斯優化與卷積神經網絡構建，已經顯著提升了我們所需要的能力，而我們也開始考慮在設計流程當中使用內聯學習機制。”

喬治亞理工學院（另一所合作高校）教授Madhavan Swaminathan指出，“我們所面臨的核心挑戰之一，在于獲取企業數據。他們的大部分數據為專有屬性，因此我們已經提出了多種加以處理的機制。這些流程運作狀態良好，但長度超出了我們的預期。”

在去年的會議上，該小組也同樣出席現場。最初其擁有Analog Devices、Cadence、思科、IBM、英偉達、高通、三星以及Xilinx等九家企業的支持，且初步發展目標主要包括調整互連、電力傳輸、系統級靜電放電、IP內核復用以及設計規則檢查等。

Cadence勾勒出的發展路線圖，表明EDA行業正在AI技術使用的第二階段。

Cadence Design Systems等EDA供應商早在上世紀九十年代就開始研究機器學習技術。Cadence公司研發部高級總監David White表示，這項技術于2013年被首次配合Virtuoso版本引入實際產品，其利用分析與數據挖掘為寄生參數提取創建機器學習模型。

到目前為止，Cadence公司為其工具提供了110多萬套機器學習模型，旨在加快計算速度。產品開發的下一階段是幫助布置與路由工具從人類設計師身上學習經驗，從而推薦優化思路以加快開發周期。White解釋稱，這類解決方案可能將同時結合內部與云端處理資源，從而充分發揮并行系統與大規模數據集的全部優勢。

Synopsys公司研發總監Sashi Obilisetty則指出，在先進制程節點方面，全局路由工具即將觸及現有算法的上限——這意味為了縮短時序收斂時間，芯片數據速率將有所下降。

以臺積電為例，去年該公司所使用的機器學習預測技術將全局布線速度提高了40 MHz。她同時指出，英偉達方面也已經利用機器學習技術實現芯片設計的全面覆蓋，同時降低模擬任務量。

小組成員們表示，他們發現機器學習技術在以自動化方式作出特定決策以及優化總體設計流程方面，確實擁有相當可觀的潛力。

具體而言，研究人員們正在探索如何以更快速度運行更高數量級的AI模型，從而取代現有模擬設計方案。喬治亞理工學院的Swaminathan表示，相對較慢的模擬設計工具會導致計時錯誤、模擬電路失調，并可能在芯片重新運轉時引發建模失效。除此之外，機器學習技術還能夠取代IBIS在調整互連體系下實現行為建模。

除了Amazon、谷歌以及Facebook提供的圖片搜索與語音識別服務用神經網絡模型之外，芯片研究人員們還在嘗試使用數據挖掘、統計學習以及其它工具。

北卡羅萊納州大學的Franzon報告稱，其使用的代理模型能夠在四次迭代后完成最終物理設計優化，而人類工程師則需要20次才能完成同樣的任務。類似的技術還被用于校準模擬電路并為多通道互連設置收發器。

研究人員們展示了其代理模型如何以4次迭代達成人類設計師20次迭代才能完成的效果。?

AI技術能夠在EDA工具當中設置數十種選項——亦被稱為“旋鈕”，從而實現流程自動化。Franzon解釋稱，“這些工具有時候會設置一些模糊不清的含義，其與預期結果之間存在著難以直觀理解的關系。”

HPE公司目前也在利用神經網絡與超平面分類器根據電壓、溫度以及電流數據預測現場固態驅動器的故障狀況。

Cheng指出，“相關工作所需的訓練數據量極大。到目前為止，各分類器皆為靜態類別，但我們希望能夠利用遞歸神經網絡向其中添加時間維度。如此一來，除了單純的好／壞標簽之外，我們還能夠實現故障時間標簽。展望未來，我們希望將這項工作的研究成果擴展到更多參數以及更為通行的一般性系統故障當中。”