在芯片流片之后，需要測試芯片的靜態漏電流的設計是否達標，如果芯片的靜態電流過大，比如應用到手機、筆記本電腦等需要電池供電的芯片會嚴重的影響待機時間，使芯片的在市場競爭處于不利地位，所以靜態功耗需要慎重考慮。

本人在五年前負責后端設計的一個SOC芯片，該芯片嵌入了SRAM、eeprom等模塊，芯片的前后端設計和驗證都非常充分，而且在FPGA板上驗證都沒有問題，可謂是萬事具備只欠東分，就等芯片流片回來測試，工夫不負有“芯人”，芯片流片回來，所有的功能測試在測試工程師的一個個不同的測試向量在芯片，非常的順利。不同的worst 、type 、 best corner都能正常通過，可謂時序功能雙豐收。

在測芯片的AC參數如PAD的高低電平，也達到設計指標。而該測試的芯片的靜態漏電流也達到了指標的10uA.大伙都認為設計非常的成功。但是在芯片在可靠性測試和成品率分析中發現了問題，有的芯片的最大漏電流達到300uA,最小的漏電流2uA,而且從測試芯片的概率來分析成線性分布。

發現了使用了各種不同的上電順序如先1.8v后3.3v所有的輸入都接固定的電平如VDD或者VSS，卻保所有的雙向PAD為輸出狀態，目的是防止輸入為懸空狀態，而導致漏電流變大。但是芯片漏電流大的還是大，漏電小的還是小。于是我聯想到是不是foundry廠家生產良率問題造成的？我就這問題還專門的咨詢個foundry,廠家也給我提了很多建議，如查看生產后的PCM參數，如廠家在wafer上有選擇抽區10個檢測點，如果有一到兩個PCM 參數有少量的失真屬于比較正常的設計范圍。找到了生產后foundry產家寄回來的PCM 參數表，下載產家網站上生產前的PCM參數，仔細的對比只有一個測試點有一個NMOS的域值電壓有點超標。后來打聽與我們一起做MPW的所的設計的芯片，他們的芯片在靜態電流上非常正常，與設計的指標uA級的，上下波動不超過2uA。這樣有排除了foundry生產上的良率可能造成的問題。

在漫長的測試和討論，前端與后端設計工程師都認為自己的設計沒有問題，甚至都在心底都懷疑對方設計存在不足，只是沒有上升到公開的臺面上的爭吵。后來在絕望中，又想到了一個方法，那就是做EMMI（也就是微光拍照），微光拍照是在上海宜碩做的，照片寄回來，果然在漏電流最大的幾個芯片存在亮點，而且亮點的位置在同一個位置，補充說明有亮點說明有大的漏電流。從亮點的所在芯片的位置是在數字邏輯上，而不是在芯片的模擬位置，如果是模擬部分那還好說，如有大電流的比較器或者放大器，本身會存在PMOS和NMOS同時道通導致短路電流。如果短路電流比較大如超過80uA，也會在EMMI上也會拍出來。既然出在數字電路門電路上，那么只有兩種可能導致大電流：

情況1：在該區域的MOS版圖設計沒有滿足foundry給出latch up的設計規則，而導致MOS由于寄生的三極管發生了正反饋電流急劇增加。而正反饋是不受控制的直至MOS被損壞。

情況2：有可能該數字門電路的輸入端懸空，有可能導致PMOS和NMOS同時導通，存在短路電流，如果MOS管的尺寸越大表現出來的漏電流就越大。

從本能上，我首先要懷疑的后端版圖是不是出了問題，根據照片上的亮，通過照片上可見的頂層和模糊的下層的比較大的stripe金屬電源地，定位出來的邏輯門器件是一個比較大驅動的BUF單元，我看了版圖的加了足夠的well tap 和sub tap ,且所有BUF的MOS管單元離tap的距離不超過20微米，我可以肯定不可能發生在版圖上發生latch up 效應的。假設如果整的發生了 latch up，因為latch up是受控制的，那么在功能測試上一定為表現出該單元的邏輯功能會失效，而且是永久性的，是不可能恢復的，直到該區域的MOS器件被燒毀，除非及時關掉電源，只要上電就回發生。但是邏輯功能上分析該BUF單元影響的邏輯功能并沒有出錯啊，而且在高溫下測試該功能也正常，從latch up角度分析越是高溫就越容易發生 latch up.所以更進一步的正式不是latch up 導致的大電流。

那么另一種可能是BUF的輸入是懸空，導致電流從VDD經過PMOS?NMOS 到GND上的大短路電流。從亮點上的BUF的第一個反向器的尺寸比較大，我又用SPICE仿真，在GND和NMOS管加了一個1K歐姆的電阻，在輸入模擬的加上一個不確定的邏輯狀態的電壓，最大的漏電流測試有80uA左右，符合EMMI亮點的所需電流的條件。那么就追BUF的輸入是從何而來，最后查出是連接eeprom的輸出，那么是不是eeprom的輸出是不是有Z的高阻，找電路人員分析了eeprom的說明文檔確實有輸出Z的狀態，且受OEN信號控制，但 OEN為高時輸出為高阻，碰巧的是給出測試漏電流條件OEN始終沒有為高，因為在高阻buffer的電壓是隨機分布的，在測試漏電流統計分布存在最大和最小之間隨機大小的電流。好家伙問題找到，后來前端工程師修改了測試向量，在測漏電流是eeprom的OEN為低使eeprom的輸出為穩定的邏輯狀態，果然芯片漏電有300uA的芯片有回到了2uA漏電流。這個看起來簡單的問題，如果在設計中不注意的話，會帶來比較大的麻煩，其實在后端工程師也是有責任的，如果仔細的查看文擋，可以在象SRAM?EEPROM的輸出有高阻的pin第一級單元選用盡量小尺寸的mos門器件，即使有高阻導致短路電流，但也是很小的。

總結，芯片設計前后工程師需要良好的溝通，彌補各個層次方面知識的不足，盡可能多提出些可能存在的風險性的問題。這樣才能做出好的芯片。