本系列的前幾篇文章展示了 IP 的成功集成（尤其是模擬/RF，但也包括數字）基本上是由芯片開發團隊從設計工作一開始的實踐就預先確定的。在 IP 集成期間出現在芯片、封裝和 PCB 級別的問題以信號完整性 (SI) 和電源完整性 (PI) 問題的形式在所有三個域中相互作用。

信號完整性問題包括時序效應（源自隨頻率上升而惡化的邊緣速率受損的抖動）以及電磁干擾 (EMI) 等幅度效應，包括低頻和高頻的串擾和諧波。電源完整性問題包括開關噪聲和串擾，必須對其進行動態管理，以免影響功能和性能。

這是一個具有挑戰性的情況，因為需要在 V?dd隨著更深的亞微米節點同步下降時保持干凈的功率水平和噪聲容限。人們不能不注意到這些問題之間的許多共性，以及在系統設計和集成的所有三個層次上用來減少它們的方法。

圖 1信號和電源完整性問題、它們的起源和解決方法的說明。資料來源：P2F 半

在意識到 IP 集成問題是由未將芯片、封裝和 PCB 設計視為一個綜合整體的設計方法引起的之后，人們努力開發一種能夠成功應對這種多變量混亂的方法。由此產生了配電網絡或 PDN 的概念。

配電網

基本概念以通用且一致的阻抗 Z 為中心，它可以作為芯片、封裝和 PBC 的設計要求。使用通用公式 Z = delta V（電源噪聲）/I，可以從晶體管電流消耗 I 估計 Z 參數，該電流假定為常數。這是整個工作頻率范圍內系統所有三個級別的上限。

Z 將根據 R、C、L 和工作頻率的各個因素在所有三個級別上變化。在任何給定的諧振頻率下，上限將由 R 和 L 決定，而下限由 C 決定。每個級別的 RLC 值將取決于該級別的接地平面、使用和大容量或去耦電容器、引腳、走線等的尺寸。

使用 PDN 方法，三個硬件級別之間 EMI 源的共性變得非常明顯。這些普遍問題的一些示例及其補救措施包括：

直流電源和信號遵循阻力最小的路徑；AC 遵循阻抗最小的路徑。

具有不連續性的電流返回路徑是 EMI 的常見來源。盡管也使用由薄或高介電常數電介質組成的絕緣材料，但經常使用去耦帽進行管理。

耦合既可以是電容性的，也可以是電感性的，并且隨著頻率的升高而惡化。使用盡可能短的走線到接地參考是必要的。

封裝和 PCB 中的接地層可屏蔽信號層的串擾并阻止來自 EMI 的噪聲。然而，這兩個級別都面臨接地層和電源層之間頻率相關諧振的風險，幾乎肯定需要去耦。

封裝中的硅通孔 (TSV) 和模具通孔 (TMV) 已成為所有三個級別串擾的潛在來源。適當的間距、信號過孔之間的分散接地過孔、差分信號和到接地參考的最短距離都可以緩解這個問題。這個問題的修復是針對芯片設計的——特別是對于 2.5/3D IC——并且這個問題受到了很多關注。

大量使用去耦電容會影響所有三個級別的布局規劃、布局和設計選擇，并對成本產生相關的負面影響。然而，電感寄生引起的電流變化將取決于芯片級的電流消耗，并且可以從片上穩壓器中引出更多的電流——這是非常不受歡迎的事件，因為片上穩壓器是寄生電容的來源。去耦帽在這里起著至關重要的作用，因為它是“可充電電池”，可以平衡電流。因此，使用解耦帽是不可避免的現實。

我們可以從上述信息中清楚地看出，成功的芯片、封裝和 PCB 設計之間越來越多的相互依賴。

從芯片到封裝再到 PCB

芯片供應商前段時間發現，為芯片構建演示板比開發成熟的系統實現要簡單得多。然而，在SoC時代，半導體廠商開始意識到自己的領域正在與封裝和PCB快速融合。正如我們現在可以很清楚地看到的那樣，這種融合是由將具有非凡復雜性和功能性的數字和模擬 IP 集成到硅片中的需要驅動的。換句話說：為了在硅片中正確集成系統 IP，芯片開發商實際上必須成為系統開發商。

這已成為芯片設計團隊擴展技能的要求，以便在完整的建模、設計、仿真和驗證周期中在芯片、封裝和電路板級別進行共同開發。EDA 供應商正試圖通過提供新工具和流程以將其納入芯片開發工具鏈來響應這一新興需求。到目前為止，這些產品中還沒有明確的贏家，但該領域的發展速度非常明顯。圖 2說明了一種非常全面的芯片/封裝/PCB 協同設計方法，包括前端和后端。

圖 2該圖突出了全面的芯片、封裝和 PCB 協同設計方法。資料來源：P2F 半

上述流程的一個重要補充是在連續的抽象層中合并每個級別的原型設計，從高抽象——黑盒建模——到中等抽象——試驗布局和更完整的芯片塊的粗略布局和布線與物理結合。封裝和 PCB 的原型設計，最后在邏輯設計完成時達到低或零抽象級別。在這里，SoC 設計固化，物理設計和集成問題占主導地位。通過從一開始就動態參與所有三個級別之間的協同設計，可以在最終流片之前通過規劃和優化周期解決 IP 集成問題，并且可以避免諸如進度延誤和迭代返工之類的困難。

無論任何給定 EDA 工具或流程的有效性如何，在這一點上非常清楚的是，設計芯片并集成其數字和模擬 IP，然后優化所選封裝中的芯片放置并進而優化放置已不再足夠多層 PCB 上的器件，具有連續完成且相對隔離的連續階段。獨立參與每個級別將確保顯著的成本超支、進度延遲和浪費在重新設計上的工作周期。

只有當芯片設計團隊考慮到 SoC 的“垂直”維度，并在設計、仿真和驗證流程中包括詳細的封裝和 PCB 參數，處理這三者時，半導體數字和模擬 IP 的集成才能及時、高效并完全成功。級別為一個系統。SoC 開發不再僅僅是基于硅的學科。為了正確體現充滿數字、模擬、射頻和混合信號 IP 模塊的 SoC 的功能豐富性，從現在開始，芯片設計團隊將被要求進一步侵占系統制造商的工程領域，超越邏輯層面和也進入物理。

Kedar Patankar 是 P2F Semi 的首席技術官 (CTO)，是半導體行業的資深人士，在設計、開發和客戶關系方面擁有 23 年的經驗。