如圖是傳統(tǒng)的設(shè)計方法，在最后測試之前，沒有做任何的處理，基本都是依靠設(shè)計者的經(jīng)驗來完成的。在對樣機測試檢驗時才可以查找到問題，確定問題原因。為了解決問題，很可能又要從頭開始設(shè)計一遍。無論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設(shè)計者經(jīng)驗的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應現(xiàn)代高速電路高復雜性的設(shè)計。所以必須借助先進的設(shè)計工具來定性、定量的分析，控制設(shè)計流程。

　　隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿足日益增長信息化發(fā)展的需要，人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快，相應的高速PCB的應用也越來越廣，設(shè)計也越來越復雜。高速電路有兩個方面的含義，一是頻率高，通常認為數(shù)字電路的頻率達到或是超過45MHZ至50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個系統(tǒng)的三分之一，就稱為高速電路;二是從信號的上升與下降時間考慮，當信號的上升時小于6倍信號傳輸延時時即認為信號是高速信號，此時考慮的與信號的具體頻率無關(guān).高速PCB的出現(xiàn)將對硬件人員提出更高的要求，僅僅依靠自己的經(jīng)驗去布線，會顧此失彼，造成研發(fā)周期過長，浪費財力物力，生產(chǎn)出來的產(chǎn)品不穩(wěn)定。

　　高速電路設(shè)計在現(xiàn)代電路設(shè)計中所占的比例越來越大，設(shè)計難度也越來越高，它的解決不僅需要高速器件，更需要設(shè)計者的智慧和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問題.一般說來主要包括三方面的設(shè)計：信號完整性設(shè)計、電磁兼容設(shè)計、電源完整性設(shè)計.

　　在電子系統(tǒng)與電路全面進入1GHz以上的高速高頻設(shè)計領(lǐng)域的今天，在實現(xiàn)VLSI芯片、PCB和系統(tǒng)設(shè)計功能的前提下具有性能屬性的信號完整性問題已經(jīng)成為電子設(shè)計的一個瓶頸。從廣義上講，信號完整性指的是在高速產(chǎn)品中有互連線引起的所有問題，它主要研究互連線與數(shù)字信號的電壓電流波形相互作用時其電氣特性參數(shù)如何影響產(chǎn)品的性能。

　　傳統(tǒng)的設(shè)計方法在制作的過程中沒有仿真軟件來考慮信號完整性問題，產(chǎn)品首次成功是很難的，降低了生產(chǎn)效率。只有在設(shè)計過程中融入信號完整性分析，才能做到產(chǎn)品在上市時間和性能方面占優(yōu)勢。對于高速PCB設(shè)計者來說，熟悉信號完整性問題機理理論知識、熟練掌握信號完整性分析方法、靈活設(shè)計信號完整性問題的解決方案是很重要的，因為只有這樣才能成為21世紀信息高速化的成功硬件工程師。

　　信號完整性的研究還是一個不成熟的領(lǐng)域，很多問題只能做定性分析，為此，在設(shè)計過程中首先要盡量應用已經(jīng)成熟的工程經(jīng)驗;其次是要對產(chǎn)品的性能做出預測和評估以及仿真。在設(shè)計過程中可以不斷積累分析能力，不斷創(chuàng)新解決信號完整性的方法，利用仿真工具可以得到檢驗。

　　現(xiàn)在越來越多的高速設(shè)計是采用一種有利于加快開發(fā)周期的更有效的方法。先是建立一套滿足設(shè)計性能指標的物理設(shè)計規(guī)擇，通過這些規(guī)則來限制PCB布局布線。在器件安裝之前，先進行仿真設(shè)計。在這種虛擬測試中，設(shè)計者可以對比設(shè)計指標來評估性能。而這些關(guān)鍵的前提因素是要建立一套針對性能指標的物理設(shè)計規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準確預測電氣特性之上的，所以不同階段的仿真分析顯得非常重要。

　　Cadence公司針對PCB SI發(fā)布一個功能非常實用的高速電路設(shè)計及信號完整性分析的工具選件——Allegro PCB，利用這個仿真軟件能夠根據(jù)疊層的排序，PCB的介電常數(shù)，介質(zhì)的厚度，信號層所處的位置以及線寬等等來判斷某一PCB線條是否屬于微帶線、帶狀線、寬帶耦合帶狀線，并且根據(jù)不同的計算公式自動計算出信號線的阻抗以及信號線的反射、串擾、電磁干擾等等，從而可以對布線進行約束以保證PCB的信號完整性。