電路中，數據的傳輸一般都是在時鐘對數據信號進行有序的收發控制下進行的。芯片只能按規定的時序發送和接收數據，過長的信號延遲或信號延時匹配不當都會影響芯片的建立和保持時間，導致芯片無法正確收發數據，從而使系統不能正常工作。隨著系統時鐘頻率的不斷提高和信號邊沿不斷變陡，系統對時序有更高的要求，一方面留給數據傳輸的有效讀寫窗口越來越小，另一方面，傳輸延時要考慮的因素增多，要想在很短的時間限制里，讓數據信號從驅動端完整地傳送到接收端，就必須進行精確的時序計算和分析。

　　由于高速系統對時序的要求越來越嚴格，要保證好的時序，就必須有好的時鐘器件;這其中包括時鐘發生器和時鐘緩沖器。首先要求時鐘發生器提供低抖動、高質量的時鐘信號，在設計時序系統時，要求選擇合適的時鐘緩沖器進行設計，從而保證盡量大的時序余量。時鐘器件是電路板上的重要器件之一，它決定著經過電路板的信號的節奏和精度，它在電子產品中無所不在，形狀、尺寸和種類也多種多樣，如高速、低速、低功率、低歪斜、多輸出、單輸出、單電壓、多電壓、零延遲、可編程等等。

　　在討論時鐘器件的同時，本章還討論了時鐘設計中要考慮的一個關鍵因素——時鐘抖動。時鐘抖動是時鐘脈沖的輸出躍遷與其理想位置的偏差。本章最后探討了抖動的產生、影響、測量方法以及解決方案。

　　7.1時序系統

　　按照不同的時鐘策略將信號的傳輸方式分為以下幾類：

　　1. 異步方式;信號靠握手傳輸。

　　2. 外時鐘同步方式;兩塊芯片均使用外部時鐘。

　　3. 內時鐘同步方式;兩塊通訊芯片中，一塊芯片給另一塊芯片提供時鐘。

　　4. 源同步方式;時鐘、數據輸出時固定相位同時傳輸。

　　5. 時鐘數據恢復方式;從信號中同時提取數據與時鐘。

　　本章將主要介紹高速數字互連設計中兩種常用的同步時序系統(共同時鐘同步和源時鐘同步)，并分析其工作原理，然后來討論影響時序的因素，給出其解決方案。

　　7.1.1公共時鐘同步的時序分析

　　7.1.1.1公共時鐘同步原理

　　公共時鐘同步，是指在數據的傳輸過程中，總線上的驅動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(clock buffer)發出同相時鐘作用下完成數據的正確的發送和接收。

　　圖7-1所示為一個典型的公共時鐘同步數據收發工作示意圖。在該例子中，驅動端(處理器)向接收端(芯片組)傳送數據，我們可以將整個數據傳送的過程考慮為三個步驟：

　　1.核心處理器提供數據;

　　2.在第一個系統時鐘的上升沿到達時，處理器將數據Dp鎖存至Qp輸出;

　　3.Qp沿傳輸線傳送到接收端觸發器的Dc，并在第二個時鐘上升沿到達時，將數據傳送到芯片組內部。

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