隨著CMOS 2.0的出現，芯片設計領域正處于革命的邊緣。

CMOS 是幾十年來更小的晶體管和更快的計算機背后的硅邏輯技術，正在進入一個新階段。CMOS 使用兩種成對的晶體管來限制電路的功耗。在這個新階段“CMOS 2.0”中，該部分不會改變，但處理器和其他復雜 CMOS 芯片的制造方式將會改變。總部位于比利時的納米技術研究中心Imec的邏輯技術副總裁Julien Ryckaert向IEEE Spectrum介紹了事情的發展方向。

為什么CMOS進入了一個新階段？

Julien Ryckaert：?CMOS 是 20 世紀 60 年代構建微處理器的技術選擇。使晶體管和互連器件變得更小，以使其更好地工作 60、70 年。但這種情況已經開始崩潰。

Ryckaert：多年來，人們使 CPU 和 GPU 等片上系統 (SoC) 變得越來越復雜。也就是說，他們將越來越多的操作集成到同一個硅芯片上。這是有道理的，因為在硅片上移動數據比在計算機中的芯片之間移動數據要高效得多。

長期以來，CMOS 晶體管和互連的縮小使所有這些操作都能更好地工作。但現在，構建整個 SoC、僅通過擴展設備和互連來使其變得更好變得越來越困難。例如，SRAM的擴展性和邏輯性不再相同。

現代CMOS擴展的挑戰

隨著半導體技術的進步，現代CMOS縮放面臨著復雜的挑戰。縮小晶體管以提高性能會遇到功耗、散熱和量子效應等障礙。平衡這些因素對于維持電子設備創新步伐至關重要。

短通道效應 （SCE）

短溝道效應 （SCE）?是指當器件尺寸達到 1μm 時，金屬氧化物半導體場效應晶體管 （MOSFET） 中發生的不利效應。這些效應主要是由于物理柵極長度的減小以及溝道漏極端電場的增加所致。

隨著柵極長度的減小，柵極對溝道的控制減弱，導致漏電流增加、載流子遷移率降低、閾值電壓控制降低等各種不利影響。

從歷史上看，研究人員專注于減少物理柵極氧化物厚度，并設計源極、漏極和溝道的摻雜曲線，以減輕這些影響。然而，半導體領域引入了新的材料和器件架構，如應變溝道、高介電常數 （k） 金屬柵極 （HKMG）、絕緣體上硅 （SOI） 和翅片場效應晶體管 （FinFET），以積極抑制短通道效應 （SCE） 并應對其他不利影響。

傳統擴展工作的局限性

CMOS技術的持續擴容遇到了障礙，這主要是由于傳統擴容工作的局限性。最新的國際設備和系統路線圖 （IRDS） 表明，對于低功耗 （LP） 和高性能 （HP） 應用，亞 5 納米技術節點的擴展將分別在 14 納米和 12 納米的物理柵極長度上停滯不前，這給進一步擴展帶來了重大挑戰。

器件靜電和可變性

改進器件靜電特性和解決超縮放MOSFET的可變性問題已成為現代CMOS縮放的關鍵挑戰。

這里的器件靜電是指FET的可擴展性的量化和改進。自然長度 λ 通過捕獲從源極或漏極到溝道的電位變化的陡峭程度來量化 FET 的可擴展性。信道電位的有效調制對于控制移動電荷載流子群體至關重要，而解決這些靜電挑戰對于可擴展性至關重要。?

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上面的流程圖說明了使用抽頭分層擴展的 FET 擴展場景。抽頭的工作方式類似于 FET，使用旋鈕或閘門控制水或電荷載流子從源頭流向通過通道的排水管。不同形式的分流器代表不同的縮放方案。自然長度用 λ 表示。

解決辦法是什么？

Ryckaert：歸根結底，摩爾定律并不是要提供更小的晶體管和互連，而是要在單位面積上實現更多功能。因此，您開始看到的是突破某些功能，例如邏輯和 SRAM，使用能夠發揮各自最佳優勢的技術將它們構建在單獨的小芯片上，然后使用先進的 3D 封裝技術重新集成它們。您可以連接構建在不同基板上的兩個功能，并實現這兩個功能之間的通信效率，該效率與這兩個功能位于同一基板上時的效率相媲美。這是我們所說的智能分解或系統技術協同優化的演變。

那是CMOS 2.0嗎？

Ryckaert：我們在 CMOS 2.0 中所做的事情正在進一步推動這一想法，通過更細粒度的功能分解和更多芯片的堆疊。CMOS 2.0 的第一個跡象是背面供電網絡即將到來。在當今的芯片上，所有互連（包括傳輸數據的互連和提供電力的互連）都位于硅的正面（晶體管上方）。這兩種類型的互連具有不同的功能和不同的要求，但迄今為止它們必須以折中的方式存在。背面電源將電力傳輸互連移動到硅下方，本質上將芯片轉變為夾在兩個互連堆棧之間的有源晶體管層，每個堆棧具有不同的功能。

CMOS 2.0 中晶體管和互連是否仍然需要保持尺寸縮小？

Ryckaert：是的，因為在該堆棧的某個位置，您仍然會有一個層，每單位面積仍然需要更多的晶體管。但現在，因為您已經消除了它曾經具有的所有其他限制，所以您可以讓該層通過非常適合它的技術很好地擴展。

CMOS 2.0的未來

CMOS 2.0的潛在應用非常廣泛，涵蓋各個行業: 人工智能（AI）：?神經形態芯片可以顯著加速人工智能的開發，實現復雜算法的更快訓練，并為更先進的人工智能應用鋪平道路。 物聯網 (IoT)：?其小型化和能效優勢可以促進更小、更節能的物聯網設備的開發，促進互聯世界的發展。 高性能計算 (HPC)：?其支持的先進芯片架構可以釋放新的計算能力水平，促進復雜的科學模擬和數據分析。 消費電子產品：?更密集、更高效的芯片的潛力可以帶來更時尚、更強大的智能手機、筆記本電腦和其他消費設備。

結語

CMOS 2.0 是imec 對未來芯片設計愿景的頂峰，涵蓋了全3D 芯片設計。我們已經看到 AMD 第二代 3D V-Cache 的內存堆疊，它將 L3 內存堆疊在處理器頂部以提高內存容量，但imec 設想整個緩存層次結構包含在其自己的層中，包括 L1、L2 和 L3 緩存垂直堆疊在構成處理核心的晶體管上方的自己的芯片上。

每個級別的緩存都將使用最適合該任務的晶體管來創建，這意味著 SRAM 的較舊節點，隨著SRAM 擴展速度開始大幅放緩，這一點變得更加重要。SRAM 縮小的規模導致緩存消耗了更高比例的芯片，從而導致每 MB 成本增加，并阻礙芯片制造商使用更大的緩存。因此，通過 3D 堆疊遷移到密度較低的緩存節點所帶來的成本降低也可能導致緩存比我們過去看到的大得多。如果實施正確，3D 堆棧還可以幫助緩解與較大緩存相關的延遲問題。

CMOS 2.0革命開啟了芯片設計史上的變革性篇章。然而，通過采用新材料、設備結構和設計范式，它有可能解決當前的局限性，解鎖新功能，并將技術領域推向更光明的未來。隨著該領域的研究和開發的不斷發展，CMOS 2.0的真正影響尚未完全實現，但其塑造技術未來的潛力是不可否認的。

隨著CMOS 2.0的出現，芯片設計領域正處于革命的邊緣。此外，這種突破性的方法有望重新定義半導體技術的邊界，讓人們得以一窺計算能力無止境的未來。可以說，這種范式轉變提供了更復雜的技術現實。EDA 工具的發展速度有多快？分區的成本和復雜性是否會變得令人望而卻步？CMOS 2.0 平臺的熱性能是否可控？只有時間會給出答案。引用德國哲學家和革命家弗里德里希·恩格斯的話：“沒有人確切知道他正在創造的革命。”與此同時，這也正是這些時代如此迷人的原因。探索這些未知領域需要整個半導體生態系統的密切合作和共同創新。受到威脅的不是摩爾定律本身，而是它所代表的促進經濟增長、科學進步和可持續創新的能力。

審核編輯：黃飛

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