CMOS圖像傳感器根據像素排列方式可以劃分為面陣CMOS圖像傳感器和線陣 CMOS 圖像傳感器：

1）面陣CMOS圖像傳感器

面陣CMOS圖像傳感器的像素按照二維矩陣的形式進行排列，在成像過程中可以直接獲取一幅完整的二維圖像。

光學尺寸是面陣 CMOS 圖像傳感器感光區域對角線的長度，由分辨率和像素尺寸共同決定。由于鏡頭光學利用率等歷史原因，業內所稱的 1"（即 1 英寸）CMOS 圖像傳感器的對角線長度為16mm，而非 25.4mm 。

常 見 的 光 學 尺 寸 為 ：1/6"、1/4"、1/3"、1/2"、1/1.8"、1"、4/3"、APS-C、APS-H、35mm（像素面積 36mm x 24mm）全畫幅等，示意圖如下：
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根據光學尺寸的大小，面陣CMOS圖像傳感器可以分為光學尺寸＞APS-C、光學尺寸介于 1"與APS-C之間、光學尺寸≤1"等三類。

2）線陣 CMOS 圖像傳感器

線陣CMOS圖像傳感器的像素按照一維排列，通過在垂直于像素線方向上對勻速運動的物體進行掃描，從而獲得二維的圖像。

線陣CMOS圖像傳感器一般有單線或多線，每線的分辨率，如 2K、4K、8K、16K 是其最主要的指標，一般分辨率越高，成像性能越好，單價越高。線陣 CMOS 圖像傳感器已廣泛應用于工業檢測、印刷品檢測、物流掃碼、鐵路檢測等場景。

采用了時間延遲積分（TDI）技術的線陣CMOS圖像傳感器，因其靈敏度極高、成像速度極快，在高端半導體檢測與量測、DNA 基因測序、工業檢測、高分辨率高速成像等場景中具有不可替代的重要地位。

3）堆棧式芯片架構

堆棧式芯片架構是在傳統正照式、背照式架構基礎上的進一步升級，將原本在一片晶圓上的像素矩陣和電路區域，分別置于兩片晶圓上，并將兩片晶圓綁定在一起。堆棧式架構的出現使得 CMOS 圖像傳感器的像素和電路可以進行獨立設計和優化，例如電路設計可使用更先進的工藝制程，從而提升電路性能；像素設計可以使用普通工藝制程，有效控制成本。

另外堆棧式架構的像素填充系數可以達到 100%，從而提升量子效率和靈敏度。目前堆棧式芯片架構已廣泛應用于高端消費類產品，在可預見的未來，采用堆棧式架構的 CMOS 圖像傳感器將逐步在其它領域得到更廣泛應用。

圖像拖影是Rolling shutter卷簾快門圖像傳感器的大問題，除了Global shutter全局曝光圖像傳感器外，三層堆疊的圖像傳感器開始出現：

像素層：90nm

DRAM：LPDDR4，30nm

邏輯層：40nm

三層堆疊的圖像傳感器能以超過960FPS的速度捕捉慢動作畫面。 ?

堆疊方案讓芯片的大小減少了30%以上，增大了靶面，提高了像素分辨率。像素仍然用各家打磨多年的成熟工藝，邏輯層用先進工藝完成自動對焦等ISP功能、AI加速功能，提高PPA競爭力。

特別的是，傳統的堆疊式CMOS圖像傳感器光電二極管、像素晶體管在同一背照像素層。

堆疊通過TSV技術，在芯片上鉆孔，再加入導電介質形成通道，從而完成芯片之間電信號傳遞通道。

審核編輯：湯梓紅