本文旨在通過一些UMTS的部分測試用例來介紹UMTS測試項目背后的一些測試原理以及系統原理。希望大家能通過本文了解一些測試項目背后的系統原理以及測試原理。

1、綜述

本文主要針對UMTS終端射頻測試規范介紹部分重要測試項目的測試原理，主要針對TS34.121規范中規定的射頻測試項目進行介紹。由于UMTS規范從R99發展到R5、R6、R7、R8、R9等協議版本，信道結構等物理層基本結構都有較大變化，因此針對同一個測試項目，如最大功率測試，規范針對不同版本的終端也定義了不同的子測試項目。如最大功率測試就定義了5.2、5.2A、5.2AA和5.2B等幾個測試項目。UMTS測試的復雜性也正來自于這些信道的過程、信道之間的時延關系。

本文以幾個基本的UMTS測試項目為例，盡力表達清楚這些測試項目背后的系統原理以及測試原理。

1.1、觸發方式的選取

在規范中經常能看到如下的兩種描述，如5.2A中的描述：

The maximum output power with HS-DPCCH is ameasure of the maximum power the UE can transmit when HS-DPCCH is fully orpartially transmitted during a DPCCH timeslot.

5.2B中的描述：

The maximum output power with HS-DPCCH andE-DCH is a measure of the maximum power the UE can transmit when HS-DPCCH andE-DCH is fully or partially transmitted during a DPCCH timeslot.

這兩段描述的含義是要求我們在做TX測試的時候，參考圖4.1，可知HS-DPCCH和E-DCH的發射具有非連續的特點，因此要求我們在這兩個信道激活的情況下進行發射，此時可以驗證相關信道激活情況下的射頻性能。因此上述規范的描述就變成了一個找到相應上行物理信道的問題，該問題的答案我們可以在3GPP TS 25.211 7.7章中找到。

圖1.1、上行信道時間關系

根據圖1.1的描述，上行HS-DPCCH與上行DPCH之間的時間差為m*256 chips ,記為T1

其中m = (TTX_diff/256) + 101，該時延在CMU200中約為1024 chips。上行DPCH與下行DPCH之間的時間差即為DPCH在信道傳輸的空口時延，記為T2，下行DPCH同CPICH之間的時延為T_dpch_offset,記為T3，該參數以256chips為單位，在CMU200和CMW500中都可以直接配置。因此上行HS-DPCCH同CPICH的時延即為T1+T2+T3。

綜測儀會根據下行的幀邊界，即CPICH信道的時間和一系列系統的參數在一定范圍內找上行的HS-DPCCH信道。在固定了第一個HS-DPCCH之后，由于該信道的周期為12ms，因此后續可以通過時間來確定HS-DPCCH信道實際的出現時間。

在實際操作中，直接在綜測儀中選取HS-DPCCHTrigger即可！E-DCH的原理同HSDPA的原理類似，就不在這里詳細介紹了！

1.2、動態的終端功率測試

在LTE系統中，一部分系統的特性會導致終端功率發生變化，比如TFC變化(包括DTX)，壓縮模式下的Power Boosting，開環功率控制中PRACH的接入，閉環功率控制中DPCH的TPC響應，信道增益因子變化等。針對UMTS的功率變化過程，3GPP TS34.121規范制定了響應的測試項目，如表1.1：