我們研究了寄生源極電感的位置對效率的影響。結果在相同數值的寄生源極電感回路中，控制FET將比同步FET對其效率的影響更大 (見圖9)。

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　　這種現象的原因在于慢速開關控制FET引起了額外的開關損耗，因為在變換過程中控制FET的VDS較同步FET高 (同步FET的正向電壓降小)。此外，寄生電感對FET柵-漏電壓的反饋對總體HS-FET漏電流造成重要影響。通過比較，寄生源極電感對LS-FET漏電流的影響只是局部，這是因為可通過同步FET的體二極管對其進行旁路。

　　并聯MOSFET的影響

　　當MOSFET并聯時，很多情況下每個單獨的MOSFET回路不可能具有相同的寄生現象。我們已經研究了MOSFET漏極回路中的額外電感對于效率的影響。

　　從(見圖10)中，我們觀察到寄生電感的差異越大，效率下降得越大。引出的問題是：“如何優化設計?”換句話說，使兩個MOSFET具有相同大的寄生電感，是否比保持原狀好?

　　結論

　　我們通過試驗顯示寄生電感對于DC-DC轉換器中開關MOSFET效率的有害影響。 結論如下：

　　源極電路中電感的影響最為嚴重，其次是漏極電路中的類似電感。

　　在我們的試驗板中，我們沒有發現與柵極電路電感相關的嚴重影響。

　　效率的降低與轉換器的切換頻率有密切關系。

　　效率的降低與負載電流有很大關系。在源極和漏極電路存在寄生電感的情況下，負載電流越大，效率下降越多。

　　在現今DC-DC轉換器應用中，進行功率系統PCB布線時要特別小心，在開關MOSFET周圍尤需注意。

　　使用多層板的優點之一便是通過匯集盡可能多的層板中的電流，減小寄生電阻和電感。這樣可降低電阻損耗和寄生電感造成的損耗。

　　在設計高頻DC-DC轉換器時，存在許多與源極和漏極電路相關的寄生電感問題。首先是封裝電感，可行的做法是使用新近推出的低電感封裝，用于封裝開關MOSFET。第二項是PCB寄生電感，必須使用多層PCB并使跡線電感降至最小，以控制損耗。這樣設計人員便可以使用較少的幾個電容獲得更快速的動態響應，并成功實現高頻設計。

　　應該將無法通過設計來避免的寄生電感移至同步FET回路中，因為同步FET中的電感對于總體效率的影響比控制FET回路中電感的影響小。備注：在低占空比的情況下，同步FET回路中的寄生電阻會顯著降低效率。需要在設計 (跡線寬度、銅層厚度、有效的回路范圍、偏置等) 中作出復雜的折中平衡。

　　最好避免并聯MOSFET。替換MOSFET并聯的方法是增加額外的相位或使用更好的MOSFET。如果并聯不可避免，對于并聯的MOSFET，在設計上必須保證電氣對稱，以獲得相同的電流分配和相同的開關時間。