引言
在電力系統中，由于負載均為感性，網上電流和電壓之間存在相位差，影響供電效率。因此，減少無功功率，提高功率因數，事在必行。目前一般是采用并聯電力電容的方法來提高功率因數，但如果并聯太多電容器，電流就會超前電壓，所以，準確地測量相位時間差對提高功率因數是致關重要的，本設計就是基于上述原因提出的。考慮到PLD集成度高、修改邏輯設計方便等優點，本設計采用PLD來實現。

PLD相位精確測量的
設計方案
在電網上，電流和電壓均為50Hz的正弦波，經放大整形后，以電流為時間基準，其波形如圖1所示。
在波形中，正脈沖寬度就是所要測量的I和V相位時間差ΔT。由于電網頻率較低，采用單周期內測量相位時間差的方式，在檢測中要考慮電壓滯后和超前兩種情況。PLD相位檢測器原理框圖如圖2所示。
把波形中的正脈沖作為門控信號，控制閘門的啟閉，將標準(晶振)時間信號作為計數脈沖，實現I和V相位時間差ΔT的測量。從分頻器輸出的標準信號周期可設置為10-6s，在閘門開通時間，通過計數器對被測量波形的正脈沖寬計數。控制電路通過自動和手動方式控制計數器和鎖存器，最后通過譯碼顯示電路顯示電流與電壓相位差的時間。

圖1  I、V、波形圖

圖2  PLD功率因數檢測器原理框圖

圖3  彈跳消除電路

圖4  控制電路

PLD的相位檢測器設計過程
信號的輸入及整形
由于電壓、電流信號都是50Hz的正弦波信號，為此，本設計把輸入信號先經過7414變成方波后再異或，在設計中，經過移相后，作為兩路輸入信號(I和V)。
若信號源不穩定，則有時會存在峰刺的干擾，使得相位差不穩定，顯示數據不正確。因此，必須在信號輸入前加入消除峰刺干擾的電路。只要適當選取時鐘信號，就能消除峰刺。
彈跳消除電路的設計
一般按鍵的彈跳現象指在按鍵信號穩定前后會出現一些不該存在的噪聲，如果將這樣的信號直接輸入計數器電路，將可能導致誤計數。
為了消除彈跳的信號現象，在設計中采取了如圖3所示的電路。做法是先將按鍵的信號引至KEY腳，其中CP是電路的時鐘脈沖信號(應視為取樣信號，約為8ms左右)。KEY信號經過兩級的D觸發器延遲后，再用RS觸發器作處理。
計數和顯示電路設計
此電路用了4塊74160十進制同步、可預置位的計數器，它具有內部先行進位的功能，可用于高速計數系統。其8位寄存器具有專為驅動大電容，或相對低阻抗而設計的圖騰柱三態輸出。
控制電路
由于電壓和電流均為50Hz的正弦波信號，它們的異或信號頻率為100Hz，如果每個周期都測量并顯示的話，觀察者將看不清楚所顯示的數據。所以必須把輸入信號分頻，測出分頻后的信號相位差，再由數學關系算出原信號的相位差；或者在測量并顯示另一個周期內兩信號的相位差后，延遲幾秒鐘，然后再測量并顯示另一個周期內兩信號的相位差。下面三種方案均能實現。
分頻
原輸入信號經整形(變成方波)后，再經過“彈跳消除電路”，變為頻率為50Hz的方波信號, 為了觀察者能看清楚所顯示的數據，必須分頻為0.1~1Hz的方波信號。為此，本設計把兩路信號都經過兩片74393分頻，調整分頻倍數，使其頻率符合要求；考慮到此時時鐘頻率過大，四位十進制數不能完全顯示(大概需要五位)，所以時鐘信號也必須經過分頻，把分頻后的信號作為新的全局時鐘信號。
提取一個或幾個周期
由于相位差信號為連續的100Hz的周期信號，這樣，可以采用定時抽樣的方法，每隔幾秒鐘的時間就測量并顯示一個周期內的相位差或幾個周期內相位差的總和。
提取一個周期
利用三片74161作為延時電路，并利用74161的進位時間就是一個相位差信號周期的特點提取一個周期的相位差信號。控制電路如圖4所示。K1為手動控制按鍵，K2為自動控制按鍵，1腳為相位差信號，Clk為分頻后的全局時鐘信號(計數脈沖)，2腳接計數器74160的時鐘輸入端，3腳接計數器的清零控制端，4腳接寄存器的輸入允許端。把1腳的相位差信號作為74161的時鐘信號。為了起到延遲的作用，本設計把“011111111111”和“100000000000”之間的一個相位差信號的周期提出來，這樣就得到一個周期為4096個相位差信號周期，正脈寬為1個相位差信號周期的脈沖信號(稱為脈沖1)，再把這個信號和相位差信號相與，新的脈沖信號的周期仍然是4096個相位差信號周期，但正脈寬等于1個相位差信號的正脈寬(稱為脈沖2)。把這個信號作為閘門信號去控制計數閘門，即與計數脈沖一起通過一個與門，這樣就實現了每4096個相位差信號周期時間(大約8秒鐘時間)測量并顯示一個相位差信號。把這個脈沖分頻后接上一個D觸發器，就得到一個周期不變、占空比為50%的方波信號，利用這個信號去控制計數器74160的清零端，這樣就實現了每周期計數一次、清零一次的功能(數據不會累加到下一個周期)。利用脈沖1去控制寄存器74373的輸入允許端，只有當計數器處于計數狀態時才允許輸入，把得到的數據保存并顯示；當計數器處于清零狀態時不允許輸入，寄存器保存原來的數據并顯示。
按鍵K1，K2都能產生一個單脈沖，經過D觸發器以后就會成為一個長時間的高電平，K2后面的信號控制著計數閘門的后一級，即只有當K2按下一次后，計數電路才能開始工作，這樣就實現了自動計數。K1后的D觸發器清零端被脈沖1控制著，K1每按下一次，只能產生一個時間為1個脈沖周期的高電平，即每按下一次只能計數一次，這樣就實現了手動控制。

誤差分析
設計中的誤差主要來自于兩個方面：
(1)信號經過一個電路器件會有10ns的延時。本設計中，相位差信號經過控制電路后產生了大約100ns的延時，延時后的信號再與原來的相位差信號相與就會使相位差減少100ns。不過這個誤差比較小，可以忽略。
(2)信號源不穩定及晶振質量的好壞是本設計中最主要的誤差。解決的辦法是采用緊密穩壓電源及質量較好的晶振。