一文詳解模數、數模轉換器中的AGND和DGND

實現數據轉換器的接地并解開AGND和DGND的謎團

1.為什要區分AGND和DGND？

2.接地層電源層

3.低頻和高頻去耦

4.雙面和多層印刷電路板

5.多卡混合信號系統

6.分離模擬和數字接地層

7.具有低數字電流的接地和去耦混合信號IC

8.小心對待ADC數字輸出

9.采樣時鐘考量

10.混合信號接地的困惑根源：對多卡系統應用單卡接地概念

11.接地總結

資料參考ADI官網技術指南《MT-101》

7.具有低數字電流的接地和去耦混合信號IC

敏感的模擬元件，例如放大器和基準電壓源，必須參考和去耦至模擬接地層。具有低數字電流的 ADC 和 DAC（和其他混合信號 IC）一般應視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉換器具有模擬和數字接口，且通常有指定為模擬接地 (AGND) 和數字接地 (DGND) 的引腳。圖 5 中的圖示有助于解釋這一表面困境。

同時具有模擬和數字電路的 IC（例如 ADC 或 DAC）內部，接地通常保持獨立，以免將數字信號耦合至模擬電路內。圖 5 顯示了一個簡單的轉換器模型。將芯片焊盤連接到封裝引腳難免產生線焊電感和電阻，IC 設計人員對此是無能為力的，心中清楚即可。快速變化的數字電流在 B 點產生電壓，且必然會通過雜散電容 CSTRAY 耦合至模擬電路的 A 點。此外，IC 封裝每個引腳間約有 0.2 pF 的雜散電容，同樣無法避免！ IC 設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND 和 DGND 應通過最短的引線在外部連在一起，并接到模擬接地層。DGND 連接內的任何額外阻抗將在 B 點產生更多數字噪聲；繼而使更多數字噪聲通過雜散電容耦合至模擬電路。請注意，將 DGND 連接到數字接地層會在 AGND 和 DGND 引腳兩端施加 VNOISE，帶來嚴重問題！IC 上的“DGND”名稱表示此引腳連接到 IC 的數字地，但并不意味著此引腳必須連接到系統的數字地。

這種安排確實可能給模擬接地層注入少量數字噪聲。但這些電流非常小，只要確保轉換器輸出不會驅動較大扇出（通常不會如此設計）就能降至最低。將轉換器數字端口上的扇出降至最低，還能讓轉換器邏輯轉換少受振鈴影響，盡可能減少數字開關電流，從而降低耦合至轉換器模擬端口的可能。通過插入小型有損鐵氧體磁珠，如圖 5 所示，邏輯電源引腳(VD) 可進一步與模擬電源隔離。轉換器的內部瞬態數字電流將在小環路內流動，從 VD 經去耦電容到達 DGND（此路徑用圖中粗實線表示）。因此瞬態數字電流不會出現在外部模擬接地層上，而是局限于環路內。VD 引腳去耦電容應盡可能靠近轉換器安裝，以便將寄生電感降至最低。這些去耦電容應為低電感陶瓷型，通常介于 0.01 μF 和 0.1 μF 之間。

8.小心對待ADC數字輸出

將緩沖寄存器放置在轉換器旁（如圖 5 所示）不失為好辦法，可將轉換器數字線路與數據總線上的噪聲隔離開。寄存器也有助于將轉換器數字輸出上的負載降至最低，同時提供數字輸出與數據總線間的法拉第屏蔽。盡管許多轉換器具有三態輸出 / 輸入，但此隔離寄存器依然代表著一種良好的設計方式。某些情況下，可能需要在模擬接地層上緊靠轉換器輸出添加額外的緩沖寄存器，以提供更好的隔離。

ADC 輸出與緩沖寄存器輸入間的串聯電阻（圖 5 中標示為“R”）有助于將數字瞬態電流降至最低，這些電流可能影響轉換器性能。電阻可將數字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯電阻和緩沖寄存器輸入電容構成的 RC 網絡用作低通濾波器，以減緩快速邊沿。

典型 CMOS 柵極與 PCB 走線和通孔結合在一起，將產生約 10 pF 的負載。如果無隔離電阻，1 V/ns 的邏輯輸出壓擺率將產生 10 mA 的動態電流：

驅動 10 pF 的寄存器輸入電容時，500 Ω 串聯電阻可將此輸出電流降至最低，并產生約 11ns 的上升和下降時間：

TTL 寄存器具有較高輸入電容，可略微增加動態開關電流，應避免使用。

緩沖寄存器和其他數字電路應接地并去耦至 PC 板的數字接地層。請注意，模擬與數字接地層間的任何噪聲均可降低轉換器數字接口上的噪聲裕量。由于數字噪聲抗擾度在數百或數千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數字接地層上的噪聲（相對于模擬接地層）超過數百毫伏，則應采取措施減小數字接地層阻抗，從而將數字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過 300mV，否則 IC 可能受損。

另外最好分離模擬與數字電路的電源，即使兩者電壓相同。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數字電源引腳 (VD)，應采用獨立模擬電源供電，或者如圖所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數字接地層，如圖 6 所示。

某些情況下，不可能將 VD 連接到模擬電源。一些較新的高速 IC 可能采用 +5 V 電源為模擬電路供電，而采用 +3 V 電源為數字接口供電，以便與 3 V 邏輯接口。這種情況下，IC的 +3 V 引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯，以便將引腳連接到 +3 V 數字邏輯電源。

采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統 SNR，下文將予以討論。

9.采樣時鐘考量

在高性能采樣數據系統中，應使用低相位噪聲振蕩器產生 ADC（或 DAC）采樣時鐘，因為采樣時鐘抖動會調制模擬輸入 / 輸出信號，并提高噪聲和失真底。采樣時鐘發生器應與高噪聲數字電路隔離開，同時接地并去耦至模擬接地層，與處理運算放大器和 ADC 一樣。

采樣時鐘抖動對 ADC 信噪比的 (SNR) 影響可用以下公式近似計算：

其中 SNR 是完美無限分辨率 ADC 的 SNR，此時唯一的噪聲源來自均方根采樣時鐘抖動 tj。注意，以上公式中的 f 是模擬輸入頻率。通過簡單示例可知，如果 tj = 50 ps rms，f = 100 kHz，則 SNR = 90 dB，相當于約 15 位的動態范圍。時鐘抖動對 SNR 的這一影響在教程 MT-007中有詳細論述。

應注意，以上示例中的 tj 是外部時鐘抖動和內部 ADC 時鐘抖動（稱為孔徑抖動）的方和根 (rss) 值。不過，在大多數高性能 ADC 中，內部孔徑抖動與采樣時鐘上的抖動相比可以忽略。

理想情況下，采樣時鐘振蕩器應參考分離接地系統中的模擬接地層。不過由于系統限制，此方法未必可行。許多情況下，采樣時鐘必須從數字接地層上產生的更高頻率、多用途系統時鐘獲得，接著必須從數字接地層上的原點傳遞至模擬接地層上的 ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產生過度抖動。抖動可造成信噪比降低，還會產生干擾諧波。

通過使用圖 7 所示的小 RF 變壓器或高速差分驅動器和接收機 IC，發射采樣時鐘信號作為差分信號，可在某種程度上解決此問題。許多高速 ADC 具有差分采樣時鐘輸入，更便于采用此方法。如果使用有源差分驅動器和接收機，應選擇 ECL、低電平 ECL 或 LVDS，從而將相位抖動降至最低。在 +5 V 單電源系統中，ECL 邏輯可連接在地與 +5 V (PECL)電源之間，并將輸出交流耦合至 ADC 采樣時鐘輸入。不管是哪種情況，原始主系統時鐘必須從低相位噪聲振蕩器產生，而不是 DSP、微處理器或微控制器的時鐘輸出。

為了促進系統時鐘管理，ADI 公司提供一系列時鐘產生和分配產品和全套鎖相環 (PLL)。