Barry Harvey

我正在測試一個電路，發現與我用來創建它的紙張設計存在許多差異。電路的動態有點出乎意料，噪聲水平比要求的要大得多。我需要將電路帶到模擬器上才能完全理解它。

該電路涉及模擬開關和運算放大器。所采用的運算放大器有很好的宏模型，但模擬開關宏模型不是為通用而設計的。在開關宏模型文件的標題中，有一條警告，指出建模參數僅對特定電源和溫度有效。好吧，你不知道嗎：我的電路與建模電路的工作條件不同。關于模擬開關的事情是，它們是如此通用，以至于一個工作點是不夠的。現有的行業標準模型提供了一個良好的開端，但如果您進入模擬性能領域，則可能需要一種新的宏建模方法，將仿真提升到更高的水平。

當我開始瀏覽ADI公司和其他IC公司的各種模擬開關宏模型時，我注意到它們的所有標題都表明沒有對電源或溫度依賴性進行建模。因此，我將不得不制作自己的宏模型。

我在這項工作中的理念是，使用最簡單的器件模型的模擬開關中的全晶體管提供了所有要仿真的行為，但從控制引腳到MOS門的接口應該是最簡單的行為組件。

這里的所有工作都是通過LTspice模擬器完成的;該代碼可以在其他模擬器上運行，并將LTspice行為設備轉換為類似SPICE的多項式函數。

我們將按特定順序開發模擬行為。

開發導通電阻的LTspice模型參數

我們將使用最簡單的模型來運行真正的 MOS 設備。為了模擬阻力，我們將采用：

W/L，寬度 （W） 除以 MOS 器件的長度 （L）。W/L 是設備的尺寸或相對強度。

V自、閾值電壓;和伽瑪，它修改了 V自具有設備反向偏置。反向偏置是接通器件與其體電壓之間的電壓;主體經常連接到開關中 PMOS 的正電源和 NMOS 的負電源。

KP，在模型中，也稱為 K' 或 K-素數。該參數模擬過程強度，并乘以W/L以標度MOS電流。對于給定的過程，NMOS 將具有 ~2.5×KP的 PMOS。

RD，器件漏極的寄生電阻。

不同的MOS工藝具有不同的內在參數。表1是常見CMOS工藝、其特性以及與導通電阻相關的估計內在參數的集合。

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讓我們看看ADG333A R上我們希望在圖 1 中重現的曲線。

圖1.R上作為 V 的函數D（五S），雙電源。

我們看到此開關和任何其他模擬開關的總體趨勢是，較高的電源電壓會降低導通電阻。隨著對開關MOS柵極施加的電壓增加，導通電阻降低。我們還看到導通電阻隨模擬電平的明顯變化。在N個區域中，開關中的NMOS晶體管完全導通，當模擬電壓上升到負電源軌以上時，PMOS晶體管導通并有助于降低整體導通電阻。區域 N 的拐點大致為 PMOS V自高于負電源。

類似地，在區域P中，開關的PMOS器件完全打開，NMOS開始協助PMOS晶體管，大致為NMOS V自低于正供應。

區域M位于N和P區域的中間，NMOS和PMOS并行工作，但每個區域的導通電阻都根據電源之間的模擬信號電平而變化。

為了開始曲線擬合過程，我們首先估計每個晶體管的尺寸。低電壓曲線為晶體管R提供了最佳曲線擬合DS，ON.在區域 N 中，當模擬信號為負電源時，PMOS 器件關閉且 R上的零件等于 R上的 NMOS 晶體管。跟

使用 40 V NMOS 典型過程值，我們設置 RDS，ON= 距圖 38 曲線 1 Ω，使用給定的過程量發現 WNMOS = 2 μA/（38 Ω × （11 × 10-6微安/伏2） × （10 V – 0.7 V）） = 514 μm。PMOS開關的導通電阻為上述曲線的47 Ω，因此寬度為936 μm。

我使用了圖2中的LTspice測試電路。請注意，參數 RDN和 RDP，寄生漏極電阻具有適中的價值。我從 1 μ 的值開始，這導致模擬器收斂速度變慢。R型DN值 1 允許適當的模擬速度。添加 R收斂通過為撥動節點提供可收斂的電導來改善模擬器噪聲和速度。我測試了一個用于測量電阻的浮動電流源。

圖2.導通電阻測試電路。

圖3顯示了各種電源的仿真結果。

圖3.具有初始模型值的電阻仿真結果。

這是一個良好的開端。V低壓端的扭結S= 30 V在仿真中為3.6 V，在數據手冊中為2.7 V。這表明我們降低了PMOS V自，但0.9 V已經是一個現實的最小值。最好調整 PMOS 的伽馬，無論如何這只是一個猜測。

接近最大電源電壓的扭結比2 V電源軌低5.30 V，在數據手冊中應為~1 V。 各種伽馬值夸大了電源軌的扭結電壓;我們將只設置 NMOS V自至 1 V，其伽馬值為零。零伽馬是出乎意料的，但我們只是試圖曲線擬合。圖4顯示了這些值的仿真結果，PMOS的伽馬步進適用于多個電源。我們專注于30 V曲線，與較低電源相比，該曲線可最大限度地提高伽馬效應。

圖4.γ-p的電阻模擬結果各不相同。

從階梯曲線中，我們將選擇 PMOS 伽馬 = 0.4。

轉到 R上.請注意，10 V曲線代表電源極端條件下的數據手冊曲線，但仿真產生的R上適用于 20 V 和 30 V 曲線。R型上s 等于 RDS，ON（NMOS）+RD負電源極值和 R 時的 NMOS）DS，ON（PMOS）+RD（PMOS） 處于正極值供應。對于高電源，RD參數將比W/L更重要，對于低電源，W/L將占主導地位。我們在這里有兩個變量需要處理;太費力了。我們將假設 R上由于NMOS的增強程度各不相同，因此隨供應而變化，但RD值不隨電源電壓而變化（好吧，在具有漂移區域的漏極的情況下可能會發生變化，但讓我們保持簡單）。如果我們注意到數據表R的差異上在 10 V 和 30 V 電源（11.4 Ω）之間，我們可以將其與上述曲線進行比較，其中我們僅步進 WN（交換機中 NMOS 的寬度）。經過 W 的幾次迭代N在模擬中，很明顯我們需要WN= 1170 μm 獲得所需的 ΔR上，比最初的猜測要多得多。圖 5 顯示了我們當前的結果。

圖5.導通電阻仿真結果（WN確定。

雖然 R上的NMOS具有正確的電源靈敏度，曲線在零伏時值太低，我們必須增加固定RDN.增加和迭代 R 后DN，我們得到 R 的最佳值DN= 22 Ω，得到的曲線如圖 6 所示。

圖6.使用 R 的導通電阻仿真結果DN確定。

我們接下來確定WP（交換機中 PMOS 的寬度）來模擬 R上在最大電壓下，得到WP= 1700 μm，再次比最初猜測的要多得多。與 RDP也設置為 22 Ω，我們得到最終的 R上圖 7 中的曲線。

圖7.導通電阻仿真結果（WP和 RDP確定。

這里非常同意;只有幾個特性與數據手冊不同。一是拐點在數據手冊曲線中是平滑的，但在仿真中是真正指向的。這可能是因為使用的簡單MOS模型不支持亞閾值傳導，并且仿真器件在V時真正關閉。自.真實設備在 V 時未關閉自，但平滑地將電流降低到該電壓以下。

另一個誤差在30 V曲線中最為明顯。R上與數據手冊相比，中端電源電壓低 15%。這可能是由于漏極漂移區域內的JFET效應，也沒有建模。

至于溫度，符合性尚可，但柔順性不強，如圖8所示。

圖8.導通電阻仿真和數據手冊溫度范圍內的結果。

仿真具有溫度依賴性，但不如數據手冊曲線那么大。在仿真模型中，RD條款沒有 tempco。RDs可以通過具有正確溫度系數的外部電阻進行建模，但為簡單起見，我們將保持原樣。

獲取用于電荷注入的LTspice模型參數

當MOS晶體管關閉時，通道中的電荷必須流向某個地方，因此它從漏極和源極端子中噴出。當模擬開關關閉時，電荷也會熄滅，稱為電荷注入。一種常見的測量方法是在導通開關的一端放置一個固定電壓，在另一端放置一個大電容器。關閉時，電荷被電容器捕獲，并產生一個小的電壓階躍。我們現在將添加柵極氧化層厚度T牛= 1 × 10–7到MOS型號（柵極電容是電荷注入的最大來源）。我們的仿真設置如圖 9 所示。

圖9.電荷注入模擬設置。

數據手冊中的電荷注入測試電路在開關的D端放置一個電壓源，在開關的S端放置一個電容Cl。當開關晶體管關閉時，Cl被隔離并集成由開關泵入其中的電荷。這種事件的波形與 VD采用24 V電源時保持至30 V，如圖10所示。

圖 10.電荷注入模擬波形。

注入的電荷是V（S）和V（D）之間的電壓跳躍乘以10 nF保持電容。我們可以步進開關電壓VD跨電源電壓，并使用 .MEAS 語句捕獲每個電壓下的電荷注入值。圖11顯示了數據手冊曲線和仿真結果。

圖 11.電荷注入數據手冊和仿真波形。

我們的簡單MOS模型不能很好地模擬數據手冊曲線的形狀，但數據手冊曲線中的峰峰值電荷注入為32 pC，仿真中的峰峰值電荷注入為31 pC。令人驚訝地接近，但如果我們必須這樣做，我們可以調整 T牛以完善仿真結果。

曲線之間存在偏移，我們可以使用 C 進行補償CHARGE_INJECTION.在擺弄了一些值之后，我們選擇一個最優的CCHARGE_INJECTION= 0.28 pF。如果需要相反極性的移位CCHARGE_INJECTION將重新連接到PMOS_on_when_low節點。

調整電容器CCHARGE_INJECTION是抵消電荷注入與模擬電壓仿真曲線的便捷方法。如果模擬的峰峰值進樣太小怎么辦？嗯，大多數電荷注入主要是開關的柵極電壓擺幅，通過開關晶體管的柵極通道電容發送電荷。如果我們模擬的注入太少，我們可以簡單地增加一個或兩個澆口區域。為此，我們將開關器件的參數 L 和 W 增加相同的系數，注意不要修改設置導通電阻的 W/L 比。而不是使用 CCHARGE_INJECTION我們本可以增加NMOS W和L。

或者，我們可以調整 T牛在每個器件中獲得更好的電荷注入相關性。這在物理上是不可能的，但嘿——這只是一個模擬。對于我們使用的簡單模型，T牛不影響其他行為。

獲取電容的LTspice模型參數

為良好的 R 設置了參數上和電荷注入仿真結果，我們現在仿真S和D端電容。

重要的一點是，高壓MOS開關的漏極和源極區域都必須具有漂移區域。作為開關，您無法分辨源極和漏極之間的功能差異，并且漏極和源極的體電位將需要每個漏極和漏極中的漂移區域。中壓軟擴散也是如此，但在低壓MOS中不存在。我們將漏極和源極中存在的漂移區域電阻歸結為R。D，這適用于開關，但不適用于飽和的晶體管。

圖 12 顯示了我們的仿真設置。

圖 12.關斷電容測試仿真設置。

在LTspice中，您可以使用.ac中的列表選項，只能在一個頻率上運行.ac，但僅提供一個頻率參數（此處為1 MHz）。然后運行 .步驟 V源電源范圍內的直流電壓，以獲得電容與電壓掃描的關系。

關斷器件的 D 端保持在中間電源。S 終端，此處重命名源以防止與 V 混淆S，由直流值掃描范圍為 0 V 至 V 的電壓源驅動S交流驅動為 1 V，電容來自 I（V源）/（2×π×1 兆赫×1 V）。邏輯驅動器V1更改為0 V以關閉晶體管。

漏極和源極電容為C屋宇 署和 C理學士分別在模型語句中。模型中有內置的默認濃度、內置電壓和指數，使 C屋宇 署和 C理學士電壓可變。由于它們是對稱的，因此漏極和源極電容將相等。此外，由于PMOS的寬度與NMOS不同，因此C的比率為CBD，NMOS/CBD，PMOS= CBS，NMOS/CBS，PMOS≡ WN/WP，這是我們在電阻建模中建立的。仿真結果如圖 13 所示。

圖 13.關斷電容與 V 時的直流電壓的關系S= 12 V（左）和30 V（右）結果。

顯示器為 I（V源）/（2×π×1 MHz），即電容。LTspice不知道這一點，并顯示pA而不是pF。

不幸的是，我們沒有數據手冊曲線可以比較。我們從數據手冊的規格表中了解到，電容（可能在中間電源下，但未在數據手冊中指定）在7 V電源下典型值為30 pF，在12 V電源下典型值為12 pF。我調整了CBs，在7 V時獲得30 pF曲線，但在10 V電源下僅仿真12 pF。在擺弄內置電位和電容公式指數后，所使用的模型無法靈活地提高12 V/30 V的合規性。

圖14顯示了導通狀態電容仿真設置。

圖 14.導通電容測試仿真設置。

此處，全單刀雙擲開關的右側開關打開，左側開關關閉并連接到 VS/2來源。左開關右半部分的電容和右開關的全電容，加上D和S端子上不可避免的寄生電容，都由V_s源的1 MHz測試信號并聯和驅動，其直流電平跨地步進至VS.圖 15 顯示了結果。

圖 15.導通電容與 V 時的直流電壓的關系S= 12 V（左）和30 V（右）結果。

我們模擬29.5 pF和21.4 pF，其中數據手冊給出26 pF和25 pF。考慮到電路板布局電容的可變性，我們稱之為足夠接近。

漏電流

數據手冊曲線顯示了25°C時與電壓相關的pA級漏電流，但數據手冊規格僅保證數百pA。我在25°C時對曲線結果的影響更大。 在該器件中，小泄漏電流顯然被認為不夠重要，無法在測試中保證。公平地說，測量單個pA需要大量的工程開發工作以及較長的測試時間。

在 85°C 時，保證為幾 nA（可以有效測量），典型結果在幾百 pA 范圍內。我會接受這些典型的結果是好的。

漏電流是產品的缺點;它沒有嚴格的統計數據，并且隨溫度變化很大。它不是我們設計的那種規格 - 相反，它是一個破壞它所連接的電路的數量。對于宏模型使用，任何適當幅度的泄漏都將被模擬為電路缺陷，并對設計人員發出有用的警告。我將為1°C的導通開關選擇85 nA的目標。

我們擁有的模型顯示沒有超出R的泄漏收斂和 G最低電流。G最低是模擬器放置在結點上以幫助收斂的電阻器。通常為 1 × 10–12電導，但在存在 30 V 電源的情況下，我們可以獲得 30 pA 電流的倍數，這對于這項工作來說太高了。G最低將減少到 1 × 10–15在模擬和 R 的 .options 行中收斂提高到 1 × 1015.

這些泄漏的物理來源可能主要來自連接到每個引腳的靜電放電（ESD）保護二極管。我們將它們插入到圖 16 中的仿真設置中。

圖 16.泄漏測試模擬設置。

擺弄完我S在二極管模型中，我們得到了圖17中溫度范圍內的泄漏。

圖 17.溫度模擬結果的泄漏測試。

邏輯接口和柵極驅動器

純行為邏輯到柵極驅動電路如圖18所示。

圖 18.行為邏輯到門接口。

外部邏輯輸入位于圖18左側的In端子。它是理想跨導Glogic_thresholda的輸入，具有分段線性傳遞函數。對于低于1.37 V的邏輯輸入，邏輯節點的輸出為0 V;對于高于 1.43 V 的輸入，邏輯為 1 V;邏輯中的1.37 V和1.43 V之間在0 V至1 V之間線性移動，因此Glogic_thresholda忽略電源變化，提供1.4 V輸入閾值。

Cdelaya 暫時減慢了 logica 節點的速度，以便我們可以從中挑選一些時間點。為了制作比較器，我們再次使用跨導，此處為Gbreakbeforemakena，其輸出再次從0 V變為1 V，但閾值略高于0.5 V。如圖 19 所示，

圖 19.先開后合時機。

偏斜拾取電壓為0.52 V和0.57 V，而不是0.5 V，與從1 V上升的指數相比，從0 V下降的指數的關斷速度更快。

全柵極驅動電壓由B_non產生，B_pon行為電流源。B_nona源出 V 的電流DD當節點n_breakbeforemakena >1000.0 V時/5，將節點Nona的電壓驅動至VDD，由 1000 Ω 電阻加載。當節點n_breakbeforemakena <0.5 V時，節點nona被驅動至V黨衛軍.因此，我們有一個很好的軌到軌柵極驅動，它符合電源電壓，并具有固定的1.4 V輸入閾值。

還有一個特征需要解釋。請注意，在圖20中，較高的電源電壓可縮短延遲時間。這是由B_supplysensitivitya實現的，它向Cdelaya反饋了其自身動態電流的一小部分，該動態電流隨V而變化DD.由于Cdelaya電流，Rsupply_sensitivitya電壓下降非常小，Cdelaya的行為主要是純電容器。將Cdelaya電流的副本饋回Cdelaya本質上會創建一個可控的可變電容器，而Bsupply_sensitivitya內部的數學運算會產生延遲與V的關系DD圖 20 中的曲線。

圖 20.仿真和數據手冊曲線的先開后合時序結果。

好吧，我們的電路模擬了 T上V 延遲為 111 nsDD= 4 V，而數據手冊曲線顯示140 ns;和 VDD= 15 V模擬延遲為77 ns，而數據手冊中的延遲為60 ns。相關性不大;我將留給讀者來完善Bsupply_sensitivity函數以做得更好。至少先開后合在15 ns和24 ns之間變化很大。

雖然我們沒有太多關于延遲與溫度的數據手冊數據，但我在Cdelaya中添加了一個溫度項，至少可以模擬熱時的減速，如圖21所示。

圖 21.時序延遲與溫度的關系。

組裝宏模型

圖22顯示了組裝好的模擬開關，它將成為子電路。硬L和W數字被放置在晶體管符號而不是參數中，并且所有激勵和I / O都被移除，有利于引腳連接SA，D，SB，In，VDD， V黨衛軍，并Gnd_pin。

圖 22.組裝單刀雙擲子電路單刀雙擲40V.asc。

為單刀雙擲對的另一個開關提供了第二個邏輯接口。ESD保護二極管安裝在模擬端子和V之間黨衛軍以及邏輯輸入和接地之間。請注意，上層邏輯接口設備和節點名稱中的“-a”后綴在下層接口中復制為“-b”后綴。Glogic_thresholdb接口具有與表Glogic_thresholda相反的輸出，以允許一個或另一個開關對運行，而不是同時打開。

另一種ESD保護方案涉及從受保護引腳到兩個V的二極管DD和 V黨衛軍，以及 V 之間的夾具DD和 V黨衛軍.數據手冊通常提供有關保護方案的信息，漏電流分配給兩個電源。

SPDT子電路被賦予一個符號，并在圖333的主原理圖ADG23A.asc中使用了四次。

圖 23.ADG333A宏模型電路原理圖

圖24是用于驗證最終宏模型結果的測試臺示意圖。

圖 24.ADG333A宏模型測試平臺。

總結

我們已經了解了如何為特定的模擬開關實現一個體面的宏模型，以及如何獲得支持用于實現物理器件的幾種不同半導體工藝的參數。由此產生的宏模型顯示了諸如導通電阻及其變化、電荷注入與電源和信號電平的函數、寄生電容及其隨電壓的變化、邏輯接口延遲和泄漏等缺陷。希望宏模型有助于模擬模擬開關的實際性能。

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