ADC架構_Flash

比較器做1位ADC

Vin > Vref Vout = High(1)

Vin < Vref Vout = Low(0)

比較器是組建集成ADC的內部基本而又關鍵的模塊;在比較器應用在ADC中一般要求很高的分辨率，也就是很小的差分輸入信號，這就要求比較器的增益要非常的大，很小的差分輸入信號會容易使比較器輸出震蕩，這就需要給比較器加入少量正反饋來做遲滯，滯回的電路如下圖所示，通過調整反饋電阻R3的值就可以控制滯回電壓的大小了，一般比較內部已經做了滯回，滯回的電壓一般只有1~2mV，這個滯回的電壓大小是不能超過比較器的分辨率的，所以不能為了抗干擾就用較大的滯回電壓。

比較器的亞穩態問題

亞穩態問題如圖3所示。其中展示了三種差分輸入電壓條件：(1) 大差分輸入電壓; (2)小差分輸入電壓; (3) 零差分輸入電壓。

對于小的差分電壓輸入時，亞穩態存在時間較長，如果讀取數據在logic 0和logic 1之間讀取數據時，數據很可能時錯誤的。解決這個問題可以提高增益(A)，增加鎖存的增益帶寬以減小再生時間常數(τ)，并為比較器輸出達到有效邏輯電平給出充足的時間(t)。這個亞穩態對ADC的影響體現在誤碼率上，也叫做：閃碼，飛碼，跳碼。

參考資料：ADC的MT-020

仿真沒有看到這個亞穩態問題。

Flash并行轉換器

Flash ADC的輸入為一個并行比較的結構，下圖為一個3位的Flash ADC，需要2N個電阻，2^N-1個比較器。

優點：輸入輸出的時延只是比較器，優先編碼器(74HC148)，鎖存器的器件傳輸時延，所以從輸入到輸出的轉換速度比較的快。

缺點：可以看出3位ADC已經用了7個比較器了，如果時8位ADC，就要用255個比較器，這個在工藝上是比較復雜，而且這么多的高速比較器同時工作，功耗也非常大，所以直接用2^N-1個比較器實現N位ADC不實際。

減少比較器數量的方法

利用差分輸出的比較器，選擇差分的兩個輸出端，這樣就把2個采樣點變成了3個，比較器的數量就減少了一半。

下面仿真可以看出兩個差分輸出的比較器實現了3個決策點的輸出，實現了在兩個采樣點中間插值。

下圖中把輸出再用電阻分壓，可以是比較器的數量進一步的減少。