數據轉換器分辨率和速度一直處于不斷改進中。我仍然記得大概25年前在Tektronix參加的一個會議上，集體討論了數據轉換器的未來發展方向。我甚至不敢想象分辨率能夠從 16 位提高到 24 位。但是，ΔΣ 轉換器的架構卻能夠實現如此激動人心的分辨率突破。

ΔΣ 轉換器能夠實現 24 位的轉換結果。雖然這聽起來讓人振奮，但是為了達到最佳效果，我們仍然需要正確選擇許多參數。隨著抽樣、調制時鐘和 PGA 的調整，相同數據速率在性能方面會有所不同。在優化數據轉換結果時，對于這些方方面面做到完全了解并非易事。另外一些問題還包括輸入阻抗、濾波器響應、抗混淆，以及長期漂移。

ΔΣ 轉換器介紹

ΔΣ 轉換器的優勢就在于它把大部分轉換過程轉移到了數字域。這使得它能夠把高性能模擬與數字處理融合在一起。模擬元件采用單個比較器、積分器和1位的DAC。由于1位DAC只有兩個輸出，因此它在整個電壓范圍內均是線性化的。這種高水平的線性化是 ΔΣ 轉換器實現高精確度的原因之一。最終的絕對精度主要取決于基準電壓的精度。

ΔΣ 調制器

圖1 ΔΣ調制器

讓我們看一個簡單的 ΔΣ 調制器中的波形（參見圖1）。其中輸入信號X1比例為1/4。輸入信號減去DAC輸出信號 （X5） 是一個脈沖串，其一個周期為低電平，三個周期為高電平 （X2）。閂鎖比較器輸出 （X4） 是反饋到數字濾波器的連續位流，其 1:0 的比率與輸入電壓和滿程輸入范圍的比率直接相關。

每條垂直線表示閂鎖比較器輸出由調制時鐘控制。為了分析其操作，最好先從輸出入手，把它看作驅動信號，然后閉環。輸入電壓為1/4Vmax。DAC 由數字輸出控制，因此，它從輸出Vmax開始。Vmax 與輸入 （1/4Vmax） 的差為 -3/4Vmax，輸入到積分器。如我們所見，此負值電壓導致積分器產生一條陡的負值曲線。

下個時鐘時，由于 X3 為負值，則 X4 位置的輸出為 0。其被閂鎖，導致 DAC 現在輸出 0 電壓，而且 X2 位置的壓差僅為 +1/4Vmax。正如我們所見，在超出比較器閾值之前，此較小的正曲線需要經過多個周期。正積分一直保持正曲線，直到下一個時鐘周期，才把一個 1 閂鎖到輸出，同時我們回到原來開始之處。

如果我們查看 ΔΣ 調制器的頻率響應，就會看到響應的特性可歸納為以下的公式：（公式略）

由此可見，在低頻時，輸出等于輸入 （x），而在高頻時，輸出等于產生如圖 2 噪聲頻譜的量化噪聲。

ΔΣ 轉換器采用過采樣在多個頻率段分散量化噪聲，它與 ΔΣ 調制器一起整形噪聲，使大部分噪聲不被包含在信號測量頻帶中。燥聲整形功能使低通數字濾波器能夠消除大部分噪聲并產生高精度的電壓測量。

圖 2 噪聲頻譜

調制器的輸出進入數字濾波器，在其中根據濾波器類型或抽樣數量對響應進行調整。最終的輸出數據速率由以下公式確定：數據速率 = 調制時鐘 ÷ 抽樣率。

ENOB

ADC 的一個優點是把噪聲表示為滿程 （FS） 信號與真有效值噪聲的比率，其表示為有效位數（ENOB）。對于 24 位轉換器，我們采用輸出代碼數量的標準偏差 （s） 可產生以下公式：（公式略）

求解 ENOB：（公式略）

ENOB ＝ 24 － log2（s）

或者，如果以dB為單位測量信噪比 （SNR） 的話，我們可以采用以下公式：

ENOB ＝ （SNRmeasdB - 1.76dB）/6.02dB

ΔΣ 轉換器中常用的濾波器類型是 sinc 濾波器。它們在輸出數據速率具有較深的衰減凹槽和多倍該數據速率處，這意味著，60Hz 的數據速率可從測量中有效消除任何 60Hz 的信號，10Hz 的數據速率可同時消除 50Hz 和 60Hz 的信號。

可以調整輸入采樣率的頻率與輸出數據速率的比率。此抽樣率直接影響有效位數量 （ENOB）。隨著輸入采樣和輸出結果比率的增加，可提高 ENOB，同時有效提高 ADC 分辨率。

圖 3：MSC1210 ENOB 與調制抽取率比較

某些 ΔΣ 轉換器具有固定數據輸出速率，其只可以在很小范圍內調整，而在另外一些此類轉換器中，卻允許通過調整調制器時鐘速率靈活調整抽樣率。在結合使用 8051 微處理器（TI 的 MSC1210 中）情況下，可更靈活控制這些參數的調整，我們可在各種調制時鐘和抽樣率輕松調整并評估轉換器的性能。每條線（參見圖 3）代表不同的時鐘速率，而線上的點代表抽樣率 2020、500、255、50、20 與 10。請注意，ENOB的測量主要由抽取率決定，通過調整調制時鐘可改變特定性能水平。正如所料，在最高調制時鐘速率時，最高抽樣率的ENOB 性能有所降低。

那么這就產生了這樣的問題，如果在不同時鐘速率情況下性能差別不大，為什么我們不一直使用最高速率、獲得更快的數據轉換結果呢？一個原因是，隨著時鐘速率增加，CMOS電路的功耗會急劇上升。

如果功耗不成問題的話，就可在較快輸出速率時求采樣數量的平均值，從而進一步提高性能水平。這在帶有 32 位累加器的 MSC1210 中很容易實現，它可在無需處理器干預下設置求 256 個采樣的平均值。

輸入阻抗與斬波穩定性

可把 ΔΣ 轉換器的模擬輸入看作一個開關和電容器。切換頻率的等效結果是一個電阻器連續連接到內部電容器，因此，轉換器的輸入阻抗直接與切換頻率相關。對于MSC1210 來說，輸入阻抗如下：（公式略）

如果采樣率為15.625 kHz，PGA 為 1，那么，輸入阻抗為 5MW。更高的采樣率和PGA值會降低該值，為了消除這種影響，許多 ΔΣ 轉換器提供一個片上緩沖器。即使采用緩沖器，仍然存在某些阻礙提供高直流精度的輸入信號采樣。

可編程增益放大器 （PGA）

許多 ΔΣ 轉換器提供片上 PGA，但是，它們并不提供相同或預期的效果。某些高增益結果上只是數字數據的漂移，或者乘以 2，基本上沒有什么益處。通過仔細檢查數據表即可看出這些事實。如果通過因數 2 提高 PGA 同樣可降低 ENOB，就沒有實際的凈增益，而且只意味著噪聲涵蓋更多的輸出電平。

某些時候可采用較小的參考電壓提高增益，因為參考電壓決定 FS 信號范圍。把參考電壓降低 50％ 可使輸入信號增益為 2，但是，這種增益提高會導致低參考電壓的噪聲限制。

建立時間

建立時間是多通道系統中影響數據吞吐率的另一個因素。為了實現高性能，ΔΣ 轉換器通常采用 FIR 濾波器，如：sinc3 濾波器。其優勢是在整個濾波器中信號延遲均是固定的，而且也易于進行調整，以便采用更多延遲采樣階段來實現可變的抽樣水平。在更多濾波階段情況下，輸出數據速率較低，一個 sinc3 濾波器需要三個轉換周期以完全達到預期的精確度。

建立時間會導致通道切換后的前幾個采樣存在建立誤差，這個問題已經在 MSC1210 中得到解決，方法是采用三種濾波器以及可在通道切換后選擇最佳濾波器的自動模式。對于改變多路復用器后的前兩個采樣，采用最快的建立濾波器，然后采用 sinc2 濾波器，最終采樣全部采用 sinc3 濾波器。這樣就可以完全建立所有轉換結果。

對于多路復用數據系統來說，解決建立時間問題的一個方法是采用快得多的數據速率并求輸出的平均值。例如，假設希望采用 60Hz 的數據輸出率來獲得 60Hz 的衰減濾波的優勢，可采用 240Hz 的采樣率并平均 4 個采樣值來獲得最終 60Hz 的數據速率，其優勢是，當前濾波器建立時間已經從 60Hz 時的 4 個采樣（非同步通道切換）（66.6ms） 降低到 240Hz時的 4 個采樣 （16.6ms）。建立時間現在是一個 60Hz 數據速率的采樣周期，同時可保留60Hz 衰減濾波器的優勢。在 MSC1210 中，設置了一個 32 位累加器來求 4 個采樣的平均值，拋棄通道切換后的第一個結果（假設通道切換與 60Hz 輸出速率同步）。

抗混淆

在數據采集系統中主要采用兩種濾波器響應：平坦通帶和 sinc。平坦通帶濾波器具有達到截止頻率的低衰減，然后是較大的抑止帶衰減，直到達到耐奎斯特頻率。這使得更易于設計抗混淆濾波器，因為耐奎斯特頻率通常比關斷頻率高64倍。所有需要的可能只是一個簡單的 R-C 濾波器。

圖 4：sinc 濾波器的波瓣

其他類型的濾波器，如：sinc 濾波器，并不提供與從數據速率到耐奎斯特頻率（參見圖 3）相同的，以及在采樣率之后有多個波瓣的高衰減。如果您希望實現 100dB 的抑止帶衰減，必須設計濾波器使其過濾掉 sinc 濾波器衰減降低40dB 的頻率元件。但是，在設計抗混淆濾波器時，重要的是要牢記：高頻信號并非是滿幅度的。如果預期的混淆信號元件已經達到 -20dB 的最高水平，為了實現 sinc 濾波器100dB的衰減（參見圖 4），抗混淆濾波器只需降低 40dB。這是因為 sinc 濾波器提供 40dB，假設信號達到 -20dB 的最大值，這意味著抗混淆濾波器只需要增加額外的 40dB 的衰減。但是，如果您希望通帶包含接近數據速率頻率的話，這仍然是一個重要的要求。

漂移

對于超低頻率來說，存在多個噪聲源，其中一個稱為 1／f 噪聲。輸入斬波可消除大部分此類噪聲，但仍然存在其他能夠在高性能系統中造成低頻漂移的因素。必須注意如何在板上焊接元件，以避免機械應力、熱梯度、熱電偶結點，以及封裝定向等，它們均可作為漂移影響信號質量。可采用艾倫變量等技術觀察這些影響并分析從系統中消除它們成功與否。

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