Σ-Δ型ADC是當今信號采集和處理系統設計人員的工具箱中必不可少的基本器件。本文的目的是讓讀者對Σ-Δ型號ADC拓撲結構背后的根本原理有一個基本了解。本文探討了與ADC子系統設計相關的噪聲、帶寬、建立時間和所有其他關鍵參數之間的權衡分析示例。

　　它通常包括兩個模塊：Σ-Δ調制器和數字信號處理模塊，后者通常是數字濾波器。Σ-Δ型ADC的簡要框圖和主要概念如圖1所示。

　　圖1.Σ-Δ型ADC的關鍵概念

　　Σ-Δ調制器是一種過采樣架構，因此，我們從奈奎斯特采樣理論和方案以及過采樣ADC操作開始討論。

　　圖2比較了ADC的奈奎斯特操作、過采樣方案和Σ-Δ調制（也是過采樣）方案。

　　圖2a顯示了ADC以標準奈奎斯特方式運行時的量化噪聲。這種情況下，量化噪聲由ADC的LSB大小決定。FS為ADC的采樣速率，FS/2為奈奎斯特頻率。圖2b顯示的是同一轉換器，不過現在它以過采樣方式運行，采樣速率更快。采樣速率提高K倍，量化噪聲擴展到K × FS/2的帶寬上。低通數字濾波器（通常帶抽取功能）可消除藍色區域之外的量化噪聲。

　　圖2a.奈奎斯特方案。采樣速率為FS ，奈奎斯特

　　帶寬為FS /2

　　圖2b.過采樣方案。采樣速率為K × FS

　　圖2c.Σ-Δ型ADC方案。過采樣和噪聲整形，采樣速率為FMOD = K × FODR

　　Σ-Δ調制器多了一個特性，那就是噪聲整形，如圖2c所示。模數轉換的量化噪聲被調制整形，從低頻移動到較高頻率（通常如此），低通數字濾波器可將其從轉換結果中消除。Σ-Δ型ADC的噪底由熱噪聲決定，而不受量化噪聲的限制。

　　采樣、調制、濾波

　　Σ-Δ型ADC使用內部或外部采樣時鐘。ADC的主時鐘（MCLK）常常要先分頻，再交由調制器使用;閱讀ADC數據手冊時應注意這點，并了解調制器頻率。傳送到調制器的時鐘設置采樣頻率FMOD。調制器以該速率將數據輸出到數字濾波器，進而數字濾波器（通常為低通，帶抽取功能）以輸出數據速率（ODR）提供數據。圖3顯示了這一過程

　　圖3.Σ-Δ ADC流程：從調制器輸出到數字濾波

　　輸出的采樣

　　Σ-Δ調制器是一種負反饋系統，與閉環放大器相似。環路包含低分辨率ADC和DAC，以及一個環路濾波器。輸出和反饋被粗略量化，常常只有一比特表示高電平或低電平的輸出。ADC的模擬系統實現了這種基本結構，量化器就是完成采樣的模塊。如果存在保證環路穩定的條件，那么輸出就是輸入的粗略表示。數字濾波器獲得該粗略輸出并重構模擬輸入的精確數字轉換結果。

　　圖4顯示了響應一個正弦波輸入的1密度輸出。調制器輸出從低電平到高電平的變化率取決于輸入的變化率。當正弦波輸入為正滿量程時，調制器輸出開關速率會降低，輸出以+1狀態為主。同樣，當正弦波輸入為負滿量程時，+1和–1之間的轉換會減少，輸出以–1為主。當正弦波輸入處于最大變化率時，調制器輸出發生最高密度的+1和–1切換。輸出變化率與輸入變化率同步。因此，模擬輸入由Σ-Δ調制器輸出的轉換率來描述。

　　若使用線性模型來描述這種1位調制器（Mod 1），則可將該系統表示為一個帶負反饋的控制系統。量化噪聲為量化器的輸入與輸出之差。輸入偏差節點之后是一個低通濾波器。在圖5b中，量化噪聲用N來表示。

　　H（f）是環路濾波器的函數，定義噪聲和信號的傳遞函數。H（f）是一個低通濾波器函數，在低頻（目標帶寬內）時具有非常高的增益，可衰減高頻信號。環路濾波器可實現為簡單的積分器或積分器級聯。實踐中常常把一個DAC放在反饋路徑中，以便獲取數字輸出信號并將其轉換為模擬信號反饋到模擬輸入偏差節點。

　　圖4.輸入正弦波的Σ-Δ輸出1碼值的密度。1階Σ-Δ調制器環路的線性模型（a）

　　圖5.Mod 1 Σ-Δ環路的線性模型（b），包括方程、濾波器、信號和噪聲傳遞函數圖

　　解出圖5所示方程便可得到信號和噪聲傳遞函數。信號傳遞函數用作一個低通濾波器，在目標帶寬內的增益為1。噪聲傳遞函數是一個高通濾波器函數，提供噪聲整形，在DC附近的較低頻率，對量化噪聲有很強的抑制。在超出目標帶寬的較高頻率看到的量化噪聲會增加。對于一階調制器（Mod 1），噪聲以大約20 dB/十倍頻程的速率提高。

　　為了提高系統分辨率，常見方法是將兩個環路濾波器級聯起來以增加環路濾波器階數。現在，總環路濾波器的H（f）具有更大的滾降，Mod 2型的噪聲傳遞函數具有40 dB/十倍頻程的上升速率。噪聲所處的頻率越低，噪聲整形就越厲害。圖6比較了Mod 1型和Mod 2型Σ-Δ ADC。Σ-Δ調制器的變化和樣式非常多。規避了高階1位環路穩定性問題的架構稱為多級噪聲整形調制器（MASH）架構。多級（MASH型）架構支持通過具有內在穩定性的低階環路組合來設計穩定的高階Σ-Δ調制器。

　　圖6.Mod 1和Mod 2框圖配置以及濾波器和噪聲傳遞函數的比較圖