考慮任何采用差分信號的更高速接口技術時，可以應用類似的原則。事實上，數據轉換速度越高，則越需要注意這些事項。對于Gbps范圍內的數據速率，工藝和電路板幾何尺寸變得更小，由于傳輸距離短得多，串擾等不良效應可能會成為問題。隨著轉換器采樣速率和分辨率不斷攀升，對更高速接口的需求是一個自然而然的結果。為此，業界首先引入了LVDS技術，爾后又推出了物理接口使用CML的JESD204接口規范。

　　使用差分信號時，第一件事是要確保系統正確端接。雖然接收器(FPGA或ASIC)可能有內部終端，但有時候這并不足以適當地端接系統，不采取其它措施的話，接收端數據捕捉可能會受影響。圖3和圖4顯示了典型的LVDS和CML驅動器以及接收器所需的端接。可以使用一個差分端接電阻(RTDIFF)，或者使用兩個單端端接電阻(RTSE)。最終的端接電阻應約等于100Ω。使用兩個50Ω單端端接電阻可以進一步抑制共模噪聲，適合需要保證這一特性的應用。

　　除了要求正確端接以外，還必須注意傳輸線路的物理布局。關于差分走線的設計，有幾個常見的誤解。有人說共面差分傳輸線路(圖5a)優于寬邊差分傳輸線路(圖5b)。然而，在噪聲耦合抑制方面，這兩類差分傳輸線路均無優勢可言。對于相同距離的有源傳輸線路，兩種情況下的噪聲大致相當。共面差分傳輸線路的優勢在于設計簡便且易于制造。寬邊差分傳輸線路則更難以進行PCB布線，而且精密對準兩層以保證重疊是一件很困難的事，對于電路板制造商來說比較麻煩。

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　　圖5a. 寬邊傳輸線路。圖5b. 共面傳輸線路。

　　另一個常見的誤解是差分傳輸線路必須緊密耦合才能實現最佳性能。實際上，當差分傳輸線路緊密耦合時，各走線的阻抗會高于所需的最佳值50Ω。此外，由于幾何尺寸更小，集膚效應損耗和串擾會增加。在制造過程中，傳輸線路的阻抗也會變得更加難以控制。例如，假設緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度，則在容差為+/- 1.0密爾的制造工藝中，阻抗偏差為+/- 10%。這一影響還要加倍，因為差分對有兩條傳輸線路，偏差量將相當可觀。不僅各傳輸線路的阻抗會有偏差，而且當線路分開以進入封裝或連接器時，還會出現阻抗不連續現象圖6顯示了當差分傳輸線路必須分開以進入封裝或連接器時，兩種情況下的阻抗不連續的相對幅度差異。

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　　圖. 緊密與松散耦合的傳輸線路--阻抗不連續。

　　何種接口"最佳"?

　　首先需要考慮的是數據的傳輸速度和傳輸距離。一般而言，當ADC的速度和分辨率提高時，制造商會按CMOS、LVDS、CML的順序升級，從而盡可能精確、高效地將數據從ADC傳輸到接收器(通常是FPGA或ASIC)。采樣速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS輸出。但是，當一個封裝內的ADC數量增加時，CMOS輸出的數量也會增加，最終會需要一個采用更少輸出數的更高效接口。例如，對于一個四通道14位ADC，光數據位就需要60個輸出引腳。如果采用DDR(雙倍數據速率)LVDS輸出接口，同樣的四通道ADC只需要32個輸出引腳;JESD204 CML輸出則只需要6個輸出引腳。不僅引腳數量，數據速率和功耗要求也會成為問題。當CMOS接口的數據傳輸速率提高時，功耗隨之增加，功耗限制最終會使數據速率達到一定的上限后就不能再提高。與此同時，噪聲也會成為問題。與LVDS和CML所用的差分信號相比，CMOS等所用的單端信號更易受噪聲和接地反彈影響。同樣，隨著速度和分辨率進一步提高，LVDS也會變得不堪使用。這時，使用CML驅動器更合乎道理，因為它能支持高得多的數據速率。由于能夠支持更高的數據速率，所以數據可以實現串行化，從而減少所需的輸出驅動器數量。

　　結束語

　　目前ADC采用的三類主要數字輸出各有優劣。考慮采用CMOS、LVDS或CML輸出驅動器的ADC時，必須注意這些優缺點。設計系統時，每類驅動器都有必須特別重視的品質和要求，以便確保接收器件(FPGA或ASIC等)能夠正確捕捉到ADC數據。必須了解需要驅動的負載，使用適當的端接，針對ADC所用的不同類型數字輸出采用適當的布局布線技術。隨著ADC速度和分辨率的提高，相應的輸出數據速率也會提高，通常會予以串行化以獲得更高的吞吐速率。這種情況下，適當設計系統并采用最佳布局布線技術變得更加重要。