在當(dāng)今的模數(shù)轉(zhuǎn)換器(ADC)領(lǐng)域，ADC制造商主要采用三類數(shù)字輸出。這三種輸出分別是：互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(hào)(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數(shù)據(jù)速率和功耗要求，根據(jù)其工作方式和在ADC設(shè)計(jì)中的典型應(yīng)用方式進(jìn)行了論述。本文將討論如何實(shí)現(xiàn)這些接口，以及各類輸出的實(shí)際應(yīng)用，并探討選擇和使用不同輸出時(shí)需要注意的事項(xiàng)。此外還會(huì)給出關(guān)于如何處理這些輸出的一般指南，并討論各類輸出的優(yōu)劣。

　　基本知識(shí)

　　使用數(shù)字接口時(shí)，無(wú)論何種數(shù)字輸出，都有一些相同的規(guī)則和事項(xiàng)需要考慮。首先，為實(shí)現(xiàn)最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會(huì)破壞系統(tǒng)的時(shí)序預(yù)算。使用CMOS和LVDS輸出時(shí)，如果系統(tǒng)中有多個(gè)ADC，不要使用來(lái)自某個(gè)ADC的DCO(數(shù)據(jù)時(shí)鐘輸出)，否則可能導(dǎo)致時(shí)序錯(cuò)誤以及接收器不適當(dāng)?shù)夭蹲綌?shù)據(jù)。在兩個(gè)ADC之間需要保持精確時(shí)序的I/Q系統(tǒng)中，這點(diǎn)尤其要注意。即使兩個(gè)ADC位于同一封裝中，也需要針對(duì)各ADC使用適當(dāng)?shù)腄CO輸出，從而保持精確的時(shí)序關(guān)系。另一個(gè)需要注意的重要參數(shù)是數(shù)據(jù)格式。必須確保ADC和接收器采用同一數(shù)據(jù)格式(二進(jìn)制補(bǔ)碼或偏移二進(jìn)制)。此外，數(shù)據(jù)轉(zhuǎn)換速度也很重要。隨著數(shù)據(jù)速率提高，接收器能夠正確捕捉數(shù)據(jù)的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問(wèn)題。這些只是為什么必須將互連視作傳輸線路的其中幾個(gè)原因。以這種方式處理互連并了解傳輸線路的特性很重要。當(dāng)數(shù)據(jù)速率提高時(shí)，以這種方式了解互連變得更加重要。必須確保導(dǎo)線尺寸正確，并且信號(hào)層與返回層之間的間距適當(dāng)。此外還必須選擇具有穩(wěn)定介電特性的電路板材料，使得走線特性在整個(gè)互連長(zhǎng)度上的波動(dòng)盡可能小。理想情況下，傳輸線路可以傳播到無(wú)窮遠(yuǎn)處，但在實(shí)際應(yīng)用中，這顯然是不可能的。集膚效應(yīng)、電介質(zhì)損耗和輻射損耗等因素全都會(huì)影響傳輸線路參數(shù)，降低信號(hào)質(zhì)量。因此，必須以正確的物理參數(shù)適當(dāng)設(shè)計(jì)傳輸線路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節(jié)省電能，并將最高質(zhì)量的信號(hào)傳輸給接收器。

　　關(guān)于CMOS，我們所需要了解的

　　使用CMOS輸出時(shí)，有多個(gè)方面需要考慮。首先考慮邏輯電平的典型開關(guān)速度(約1V/ns)、輸出負(fù)載(每個(gè)門約10pF)和充電電流(每路輸出約10mA)。應(yīng)當(dāng)采用盡可能小的容性負(fù)載，使充電電流最小。這可以利用盡可能短的走線僅驅(qū)動(dòng)一個(gè)門來(lái)實(shí)現(xiàn)，最好沒(méi)有任何過(guò)孔。此外還可以利用阻尼電阻來(lái)盡量降低充電電流。之所以必須將這些電流降至最小，是因?yàn)樗鼈儠?huì)迅速疊加。例如，一個(gè)四通道14位ADC的瞬態(tài)電流可能高達(dá)14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應(yīng)產(chǎn)生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

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　　圖1. 帶阻尼電阻的CMOS輸出驅(qū)動(dòng)器。

　　阻尼電阻和容性負(fù)載的時(shí)間常數(shù)應(yīng)小于輸出數(shù)據(jù)速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負(fù)載為10 pF，則時(shí)間常數(shù)應(yīng)為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設(shè)置為100Ω，這個(gè)阻值很容易獲得，并且滿足時(shí)間常數(shù)條件。選擇更大的R值可能會(huì)降低輸出數(shù)據(jù)建立時(shí)間性能，并干擾接收器端正常的數(shù)據(jù)捕捉。ADC CMOS輸出端的容性負(fù)載只能是單門負(fù)載，無(wú)論如何都不應(yīng)直接連接到高噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線，應(yīng)使用一個(gè)中間緩沖寄存器，從而將ADC CMOS輸出端的負(fù)載降至最低。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。CML的優(yōu)點(diǎn)是：因?yàn)閿?shù)據(jù)的串行化，所以對(duì)于給定的分辨率，它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說(shuō)明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì)，因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí)，該規(guī)范要求降低峰峰值電壓水平。

　　LVDS和CML

　　與CMOS相比，LVDS有幾項(xiàng)優(yōu)勢(shì)很吸引人，包括：轉(zhuǎn)換器采樣速率更高而功耗更低、支持更高的數(shù)據(jù)速率、抗擾度更高以及驅(qū)動(dòng)距離更長(zhǎng)等。使用CMOS等單端信號(hào)時(shí)，印刷電路板上的噪聲明顯較多，這是因?yàn)镃MOS輸出切換感應(yīng)的大量瞬態(tài)電流引起接地反彈。這種噪聲更有可能耦合到ADC時(shí)鐘和模擬輸入中，導(dǎo)致SNR和SFDR性能下降。LVDS和CML采用差分信號(hào)，雖然并未完全消除CMOS中的接地反彈，但至少大大降低了這種效應(yīng)。由于采用差分信號(hào)，系統(tǒng)本身就能抑制共模噪聲，防止SNR和SFDR性能受損。LVDS和CML信號(hào)是平衡的，因此串?dāng)_被降至最小。由于信號(hào)的低壓和差分性質(zhì)，電磁干擾(EMI)同樣降低。

　　提高可用帶寬、改善動(dòng)態(tài)范圍、降低系統(tǒng)噪聲的需求，導(dǎo)致轉(zhuǎn)換器設(shè)計(jì)的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數(shù)據(jù)接口。為此推出的JESD204標(biāo)準(zhǔn)利用CML技術(shù)實(shí)現(xiàn)其物理接口。該標(biāo)準(zhǔn)最初要求高達(dá)3.125Gbps的輸出速率，這一數(shù)據(jù)速率超過(guò)了CMOS和LVDS的能力。最新版本JESD204B規(guī)定了輸出數(shù)據(jù)速率高達(dá)12.5Gbps的幾類轉(zhuǎn)換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號(hào)雖然有這么多優(yōu)勢(shì)，但仍有幾點(diǎn)必須注意。