振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構(gòu)成，其中反向器與電阻R1組成包饋網(wǎng)絡(luò)，X0、X1兩個引腳用來外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開關(guān)概率為1，因為它是主要的功耗元件。在進(jìn)行低功耗設(shè)計時，首先應(yīng)考慮采用較低的工作電壓，并保證在這個電壓下，使器件的平均工作電流盡可能地小、RC網(wǎng)絡(luò)的充放電時間盡可能地短。

　　對CMOS器件，根據(jù)其傳輸特性，在飽和區(qū)有：

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　　式中，Vov是電壓裕量，它表示柵源電壓V GS與閾值電壓VT相比高出的部分;k“是跨導(dǎo)參數(shù)，與遷移率成正比;I D為漏電流;W/L為器件寬長比。

　　當(dāng)反向器的工作電壓較低時，要使之具有好的電壓傳輸特性，就要在V OV較小的情況下，盡量選擇較大的寬長比W/L和較小的漏電流ID。因此，對MOS管的結(jié)構(gòu)參數(shù)以及工作電流進(jìn)行控制，使之在采用較低的工作電壓時也能滿足所要求的工作頻率，這是實現(xiàn)低功耗振蕩器設(shè)計的關(guān)鍵。值得注意的是，雖然當(dāng)閾值電壓和工作電壓一起減小時，電路的功耗顯著降低，但由于閾值電壓的值與工藝參數(shù)有關(guān)，當(dāng)閾值電壓減小到一定程度時，能量又隨閾值電壓的減小而增加。從上面分析中可以看出，在振蕩電路工作電壓的選擇上，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓，要對整個電路功能的實現(xiàn)做全面考慮。

　　振蕩器的基本是Pierce模型。在工作電壓較低的時候，要選擇合理的寬長比W/L為滿足閾值電壓的要求，但由(4)式可知，寬長比W/L與工作電流ID成正比。寬長比W/L的增加，又帶來了兩方面問題，即工作電流ID的增大和管子尺寸增加。為了減小ID，在NMOS管和PMOS管兩端應(yīng)各接一個有源電阻(M2、M3)來對工作電流進(jìn)行分流;另一方面，管子尺寸的增加，使得擴(kuò)散電容和負(fù)載電容CL也增加了，這會導(dǎo)致電路充放電時間增加，引起額外功耗。因此，對寬長比W/L的選擇是決定振蕩電路功耗的一個關(guān)鍵參數(shù)。具體電路參見圖2。

　　為了觀察振蕩電路的輸出特性是否滿足低功耗設(shè)計要求，用Spectres軟件作了仿真。從圖3的仿真結(jié)果可以看出，當(dāng)V dd1=1.8V、晶振頻率為32.768kHz時，輸出滿足系統(tǒng)要求。

　　2.2 分頻電路低功耗設(shè)計

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　　為了滿足時鐘模塊的輸入要求，采用多級分頻電路對來自振蕩電路的高頻信號進(jìn)行分頻處理。由于分頻電路的分頻級數(shù)較多，而且每一級分頻電路的工作頻率是以倍數(shù)等比下降的，因此，因此分頻電路工作電壓的設(shè)計應(yīng)用考慮各級之間的輸入和輸出的關(guān)系。可以將分頻電路分為兩部分，前三級為高頻部分，采用較低的工作電壓，然后加一個電平轉(zhuǎn)換器，把經(jīng)過1：8分頻后的輸出電壓提升到標(biāo)準(zhǔn)工作電壓;后面部分為低頻部分，包括12級分頻電路，采用標(biāo)準(zhǔn)工作電壓。這一部分分頻電路可采用帶復(fù)位的鎖相環(huán)，以實現(xiàn)對時鐘電路復(fù)位和測試的控制。

　　由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率，因此采用最低的工作電壓V dd1，以期將功耗降下來;對于第二級和第三級，采用的工作電壓V dd2比第一級略高;在第三級分頻后加一個緩沖器和電平轉(zhuǎn)換電路，采用的工作電壓V dd3高于V dd2，即V dd1

　　前三級分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門組成，時鐘信號通過傳輸門加到鎖存器兩端。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進(jìn)行仿真可知，當(dāng)工作電壓最低為2V左右時，仍能保持正常工作，滿足低功耗設(shè)計要求。

　　綜上所述，ASIC低功耗設(shè)計應(yīng)從多層次設(shè)計上考慮降低功耗問題。首先應(yīng)從CMOS電路的功耗為源探討降低功耗的電路的體系結(jié)構(gòu)，然后針對各個功耗較大的電路，逐個進(jìn)行電路優(yōu)化和參數(shù)改進(jìn)，從而實現(xiàn)對工作在高頻部分的電路的功耗進(jìn)行控制，以滿足整個芯片的低功耗設(shè)計要求。這種低功耗設(shè)計方法通過在低功耗時鐘芯片上的設(shè)計得到很好的體現(xiàn)。經(jīng)過實驗和流片后測試，都驗證了本文所提出的低功耗設(shè)計方案是可行的，不僅滿足了高性能低功耗時鐘芯片的設(shè)計要求，而且可以縮短設(shè)計周期。