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高頻鎖相環的可測性設計
可測性設計（Design for Test，DFT）最早用于數字電路設計。隨著模擬電路的發展和芯片 集成度的提高，單芯片數模混合系統應運而生，混合電路測試，尤其是混合電路中模擬電路的測試，引起了設計者的廣泛關注。邊界掃描是數字電路可測性設計中常用的技術，基于IE EE1149?1邊界掃描技術。本文針對一款應用于大規模集成電路的CMOS高頻鎖相環時鐘發生器，提出了一種可行的測試方案，重點講述了鎖相環的輸出頻率和鎖定時間參數的測試，給出了具體的測試電路和測試方法。對于應用在大規模電路系統中的鎖相環模塊，該測試方案既可用于鎖相環的性能評測，也可用于鎖相環的生產測試。?
1 鎖相環結構及原理
本文所要測試的是用于大規模集成電路的鎖相環時鐘發生器，他是一款基于0.18 μm CMOS 數字工藝設計的高頻電荷泵鎖相環（Charge Pump Phase Locking Loop，CPPLL），最高輸出頻率達1.2 GHz。
此鎖相環的電路結構如圖1所示，他包括輸入分頻器、鑒頻鑒相器（Phase Freq
為了更好地抑制噪聲，鎖相環采用了差分的電路結構。其中，壓控振蕩器采用環形振蕩器結 構實現，主要由3個完全相同的延遲單元順次連接而成。
2 測試方案
模擬電路傳統的測試方法比較簡單，將輸入輸出信號直接引出，檢測輸入信號對應的輸出響 應即可。隨著工作頻率的升高，封裝管腳和引線寄生參數不容忽視，傳統的測試方法也受到挑戰。由于模擬信號的抗干擾能力差，輕微的擾動都可能會影響電路的性能，測試電路應該盡量簡單，以避免引入不必要的噪聲。
最高輸出頻率、輸出頻率范圍和鎖定時間等都是高頻鎖相環需要測試的重要性能參數。對于工作頻率高達GHz的高頻鎖相環，顯然難以采用傳統的測試方法來完成，需要進行專用測試電路設計，即在芯片內設計一定的測試電路以便投片后進行測試。
2.1 輸出頻率測試
作為時鐘發生器，鎖相環一般工作于整個電路系統的最高頻率，而壓控振蕩器工作于鎖相環的最高頻率。如圖1所示，鎖相環的輸出頻率就是壓控振蕩器的工作頻率，因此鎖相環的輸出頻率測試實質上是對壓控振蕩器的最高振蕩頻率和振蕩范圍的測試。
由于輸出管腳的引線存在寄生的電感電容，這些寄生參數容易引入較大的高頻耦合噪聲；高頻信號經過這些引線輸出到管腳通常會產生較大的衰減。因此，壓控振蕩器的高頻輸出信號很難引出芯片外直接測量。另一方面，高頻信號的測試對測量儀器要求很高，測試板上的外加信號一旦經過高頻通路耦合到電路內部，就會影響測試結果，甚至干擾電路的工作。
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一種簡單的測試方法就是將輸出頻率分頻，通過測量分頻后的頻率fout推算VC O的振蕩頻率。這種分頻器測試方法比較簡單，只需要在VCO的輸出端增加輸出分頻器，檢測降頻后的信號頻率，即可由公式：
推算出VCO的振蕩頻率。式中N為輸出分頻器的分頻值。
按照分頻測試的方法來測試，每次都必須在鎖相環達到穩定的鎖定狀態時才能測量。GHz高 頻鎖相環的鎖定時間一般為微秒量級，于是鎖相環的頻率測量通常需要幾毫秒。對于電路 測試來說，這是一個相對較長的時間。更為理想的測試方法是盡量采用簡單的硬件資源，在 不影響電路性能的情況下，在較短的測試時間內完成測試。
邊界掃描是目前大規模集成電路中常用的測試方法。IEEE1149?1規范了邊界掃描方法和指 令。基于集成電路中常見的邊界掃描單元電路，本文將介紹一種邊界掃描的測試方 案來測試鎖相環。
如前所述，要測試的鎖相環采用了環形VCO振蕩器，環形VCO的振蕩頻率與其延時存在如下關系：
其中：Tdelay是環形振蕩器的延遲時間；fvco是VCO的振蕩頻率。采用邊界掃描電路測量出VCO模塊的延遲Tdelay，進而計算振蕩器的工作頻率。
VCO的輸出頻率受控制電壓的控制，可通過改變控制電壓的大小并檢測每個控制電壓對應的VCO延遲，利用式（2）計算輸出頻率，最后得到輸出頻率范圍。
這種方案將閉環電路的頻率測量轉換成開環電路的延遲測量(通常該延遲為納秒量級)，時間 的節省將非常可觀。同時，已經成熟的邊界掃描技術，并不會增加太大的設計難度和測試復雜度，對設計者和測試者來說，只需遵照一定的規范完成即可。采用標準的邊界掃描單元，硬件的開銷也不大。對大規模集成電路中的鎖相環電路，采用邊界掃描測試方案顯然優于前一種分頻測試方案。
2.2 鎖定時間測試
鎖相環的鎖定時間是鎖相環的重要指標。如何判斷鎖相環已經達到鎖定狀態以及鎖定時間的計算也是鎖相環要測試的內容。
根據鎖相環的原理，鎖相環的重要功能就是鎖定相位。電路鎖定時，鑒頻鑒相器的2個輸入信號：參考信號和反饋信號相差為0，鑒頻鑒相器輸出無效電平，電荷泵開關處于開啟狀態，VCO的控制電壓保持恒定。因此，參考信號和反饋信號、鑒頻鑒相器的輸出信號、VCO的控制電壓等都可以作為電路鎖定的判別依據。本文選取了VCO的控制電壓作為判斷依據，
3 測試電路實現
3.1 測試電路
按照邊界掃描測試方案設計的測試電路如圖2所示。針對差分結構鎖相環，在電路中相應地 采用了2個邊界掃描單元。邊界掃描單元用于檢測VCO的延遲，根據該延遲可推算VCO的振蕩頻率。利用VCO的2個控制信號Vctl和Vctl_n可以完成輸出頻率范圍和鎖定時間的測試。
在壓控振蕩器的控制信號處設置開關，開關閉合時，鎖相環處于正常工作模式；開關打開時 ，鎖相環處于測試模式。在測試模式時，Vctl和Vctl_n是輸入信號，控制VCO的振蕩頻率，同時利用邊界掃描單元測量振蕩頻率，調整輸入控制電壓的大小，就能測量VCO的振蕩頻率范圍。正常工作模式時，Vctl和Vctl_n是輸出信號，其電壓值就是電路正常工作時VCO的控制電壓，測量該信號就能推算鎖相環實際的輸出頻率大小和范圍。
鎖定時間的測試必須要求電路完成鎖定過程才能測量，因而相對較慢。在電路正常工作時， VCO的控制信號Vctl和Vctl_n是輸出信號，觀察該信號是否穩定就能判斷環路是否達到鎖定狀態。測量控制信號從不穩定到穩定的時間差就是鎖相環的鎖定時間。
3.2 邊界掃描電路
邊界掃描單元電路如圖3所示。Vvco是VCO的輸出信號，Vvco_intest是邊界掃描的測試矢量輸入，test_vco是VCO的測試模式選擇信號，shift_DR，clk_DR，update_DR都是邊界掃描單元要求的時鐘或控制信號。這些信號與集成電路中的邊界掃描控制信號配合使用即可。相應另一個邊界掃描單元的信號也與此類似，只是VCO的輸入輸出取相反信號。
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鎖相環正常工作時，邊界掃描只相當于一條連線；在測試模式時，VCO的振蕩環路被打開， 測試信號從邊界掃描電路輸入，經過VCO后再從輸出端輸出，檢測這些信號在VCO內部的延遲 Tdelay，就能推算出VCO的振蕩頻率。該延遲是VCO控制電壓的函數，掃描控制電壓的值就可得到VCO的工作頻率和振蕩范圍。
邊界掃描單元的工作用IEEE1149.1標準中的Intest指令來完成。Intest指令借助于一個測試矢量來進行內部掃描測試。一旦該指令被裝載到指令寄存器，測試矢量信號（VCO的輸入信號Vvco_intest 和Vvco_intest_n）就被存儲于邊界掃描單元中的掃描寄存器，經過各級延遲在VCO輸出端輸出［2］。
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4 仿真結果
理想的測試電路既可以有效地測試電路性能又不影響電路的正常工作。鎖相環作為時鐘發 生器，需要給大規模電路提供穩定的時鐘信號，因此影響鎖相環性能的測試方案是不可取的。
為了檢測本文所述的邊界掃描測試方案的有效性，對增加測試電路前后的鎖相環電路網表分別進行了Hspice仿真，如圖4所示的波形是增加測試電路前后鎖定時鎖相環的輸出波形圖。
由圖4看到，對1 GHz的高頻輸出，增加測試電路后信號周期沒有明顯變化，經測量兩者最大相位差為25 ps。由測試電路仿真結果可以看出，該測試方案對原鎖相環的功能特性影響不大，是有效可行的。
5 結語
本文將基于IEEE1149.1標準的邊界掃描技術應用于模擬電路可測性設計中，對一款高頻鎖相環提出了測試方案，并給出了相應的測試電路。并對采用該方案進行測試的高速鎖相環在增加測試電路前后電路的仿真結果進行了比較。結果表明，本文所提出的高頻鎖相環測試方案對鎖相環本身的功能影響很小。
參考文獻
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