選擇銻注入的能量和劑量以及相應(yīng)的推阱工藝并滿足以下要求：1. 在外延生長完沒有位錯(cuò)/層錯(cuò)缺陷；2. 明確氧化層厚度與銻注入的能量/劑量以及相應(yīng)的推阱工藝之間的關(guān)系；3. 氧化層厚度在銻注入?yún)^(qū)與非注入?yún)^(qū)的不同。由表1可見，在有襯墊氧化層的情況下，低的銻注入能量/劑量是沒有缺陷的條件并且隨著銻注入的能量/劑量越來越高，位錯(cuò)/層錯(cuò)缺陷越來越嚴(yán)重（見圖1）。

在氧化層厚度與銻注入能量/劑量以及注入/非注入?yún)^(qū)的關(guān)系方面，我們做了相關(guān)研究（見表2）。我們注意到，在相同的推阱條件下越接近表面的越嚴(yán)重的硅損傷將會(huì)得到更厚的氧化層。這也意味著，在后續(xù)的氧化層去除工序時(shí)我們要充分考慮這一點(diǎn)。
? ? ? ?另外一點(diǎn)需要提到的是，為了避免銻和磷的交叉污染，我們這里所采取的措施是指定一臺(tái)機(jī)臺(tái)專門負(fù)責(zé)銻的推阱工藝。硅外延生長后的光刻對準(zhǔn)和OVL由于在外延生長完后，我們接下來要進(jìn)行的就是N/P阱光刻，而這2次光刻所對準(zhǔn)的前層都是外延生長前的零層。但經(jīng)過外延生長的零層圖案是否還保型完好到足以讓我們的***輕松識(shí)別呢？答案是否定的！由于我們的外延比較厚以及外延工藝本身的特性，前層的圖案在外延生長過程中或多或少會(huì)產(chǎn)生一些形變或位移，這就給后續(xù)的光刻對準(zhǔn)帶來了困難。

隨著液晶面板的興起以及越來越大的尺寸，高壓LCD驅(qū)動(dòng)日漸受到市場的關(guān)注，但高電壓（40V以上）工藝在中國基本還處于空白。本文著重介紹40V高壓工藝平臺(tái)所面臨的主要問題和關(guān)鍵工藝：銻注入，外延生長之后的光刻對準(zhǔn)和非金屬硅化物接觸孔等。此外，由于成本的控制以及保證相當(dāng)?shù)氖袌龈偁幜Γ撎坠に囬_發(fā)的掩模版層數(shù)相當(dāng)少，只有16層，這就給器件的調(diào)整帶來了極大的復(fù)雜度和難度，往往“牽一發(fā)而動(dòng)全身”，一次器件的調(diào)整往往同時(shí)影響好幾種器件，顧此失彼。而且還要面臨良率的問題，我們的目標(biāo)是要將良率做到90%以上。基于以上考慮，我們將主要精力集中在這些關(guān)鍵工藝的開發(fā)和器件的調(diào)整，最終通過所有的驗(yàn)證，并達(dá)到了99%的良率。下文將通過實(shí)驗(yàn)過程及相關(guān)數(shù)據(jù)進(jìn)行詳細(xì)說明。

銻注入

在保證器件能正常工作且有一定的工藝窗口的情況下，選擇銻注入的能量和劑量以及相應(yīng)的推阱工藝并滿足以下要求：

1. 在外延生長完沒有位錯(cuò)/層錯(cuò)缺陷；

2. 明確氧化層厚度與銻注入的能量/劑量以及相應(yīng)的推阱工藝之間的關(guān)系；

3. 氧化層厚度在銻注入?yún)^(qū)與非注入?yún)^(qū)的不同。

由表1可見，在有襯墊氧化層的情況下，低的銻注入能量/劑量是沒有缺陷的條件并且隨著銻注入的能量/劑量越來越高，位錯(cuò)/層錯(cuò)缺陷越來越嚴(yán)重（見圖1）。在氧化層厚度與銻注入能量/劑量以及注入/非注入?yún)^(qū)的關(guān)系方面，我們做了相關(guān)研究（見表2）。我們注意到，在相同的推阱條件下越接近表面的越嚴(yán)重的硅損傷將會(huì)得到更厚的氧化層。這也意味著，在后續(xù)的氧化層去除工序時(shí)我們要充分考慮這一點(diǎn)。另外一點(diǎn)需要提到的是，為了避免銻和磷的交叉污染，我們這里所采取的措施是指定一臺(tái)機(jī)臺(tái)專門負(fù)責(zé)銻的推阱工藝。

硅外延生長后的光刻對準(zhǔn)和OVL

由于在外延生長完后，我們接下來要進(jìn)行的就是N/P阱光刻，而這2次光刻所對準(zhǔn)的前層都是外延生長前的零層。但經(jīng)過外延生長的零層圖案是否還保型完好到足以讓我們的***輕松識(shí)別呢？答案是否定的！由于我們的外延比較厚以及外延工藝本身的特性，前層的圖案在外延生長過程中或多或少會(huì)產(chǎn)生一些形變或位移，這就給后續(xù)的光刻對準(zhǔn)帶來了困難。

表一：不同能量、劑量的銻注入與缺陷的關(guān)系

表二 氧化層厚度與銻注入能量/劑量以及注入/非注入?yún)^(qū)的關(guān)系。

圖一：不同銻注入能量/劑量下的缺陷光學(xué)比較

為了解決以上問題，保證***能正常的對準(zhǔn)以及相當(dāng)精確的OVL，我們同光刻部門就LSA/FIA 對準(zhǔn)圖案的選擇進(jìn)行了大量的實(shí)驗(yàn)并且得到了不錯(cuò)的結(jié)果：

首先考慮粗對準(zhǔn)。比較圖2（a）和（b），明顯我們看到LSA dark圖（b）的粗對準(zhǔn)信號圖更好，更容易讓***粗對準(zhǔn)。接下來考慮精對準(zhǔn)。比較圖3（a）和（b），明顯我們看到FIA dark圖（b）的精對準(zhǔn)信號更好，更容易讓***精對準(zhǔn)。

圖二：***不同粗對準(zhǔn)圖案的信號圖

圖三：***不同精對準(zhǔn)圖案的信號圖

在確認(rèn)了***的粗對準(zhǔn)和精對準(zhǔn)信號之后，我們還需要進(jìn)一步確認(rèn)***相應(yīng)的精對準(zhǔn)隨機(jī)因子和Overlay的結(jié)果。從表3看出，LSA不管clear還是dark，其隨機(jī)因子和OVL結(jié)果都相當(dāng)差；而FIA則不管是clear還是dark，其隨機(jī)因子和OVL結(jié)果都相當(dāng)好。另外，至于Global EGA到底是否可以少選幾個(gè)點(diǎn)而進(jìn)一步改善，從數(shù)據(jù)上看似乎沒有太大區(qū)別。

表三：不同精對準(zhǔn)圖案與隨機(jī)因子/Overlay的關(guān)系

非金屬硅化物接觸孔

由于采用非金屬硅化物接觸孔，雖然理論上相比金屬硅化物接觸電阻會(huì)偏大，但由于我們是第一次采用這種工藝，并沒有基準(zhǔn)可以參考，結(jié)果發(fā)現(xiàn)我們的工藝PDIFF_CT指標(biāo)大大超出了規(guī)格（見圖4）。

圖四：非金屬硅化物PDIFF_CT WAT值

經(jīng)過TEM FA我們發(fā)現(xiàn)，Ti/TiN在接觸孔底部的階梯覆蓋相當(dāng)?shù)牟睿▓D5）。當(dāng)我們采用金屬硅化物工藝時(shí)，由于接觸孔底部已經(jīng)有一層TiSi2，這種影響并不太大。但是，一旦采用的是非金屬硅化物接觸孔，如此差的底部階梯覆蓋就是致命的。

相互影響、相互牽制的。圖八：40V高壓PMOS 器件結(jié)構(gòu)圖那么我們要怎樣做才能實(shí)現(xiàn)呢？讓我們先了解一下40V高壓器件的器件結(jié)構(gòu)。如圖8所示，我們40V高壓器件采用的是LDMOS結(jié)構(gòu)，源極/漏極的OFFSET由阱構(gòu)成。在柵極多晶硅和源極/漏極之間有一段漂移區(qū) 氧化層。就PMOS而言，整個(gè)PMOS被NBL（N-Buried Layer）和N阱隔開。為了提高BV，我們首先得知道，器件的BV取決于源極/漏極穿通（Punch Through）還是某一個(gè)PN 結(jié)。事實(shí)上，當(dāng)我們做過大量的實(shí)驗(yàn)之后發(fā)現(xiàn)，40V PMOS BV取決于漏極的P阱對NBL結(jié)的BV，因此，我們的目標(biāo)就是如何提高這個(gè)結(jié)的BV。為了實(shí)現(xiàn)這個(gè)目標(biāo)，我們可以有兩種做法：1. 降低NBL和P阱濃度。但這里要注意，如果P阱濃度太低，由于Rs增加和結(jié)深變淺會(huì)相應(yīng)減小Ion。另一方面，如果NBL濃度太低，則有可能導(dǎo)致中間的N阱同NBL接不上，從而導(dǎo)致HVPMOS完全不工作。2. 增加外延層（EPI）厚度。外延增厚不僅可以明顯提高HVPMOS BV而且由于結(jié)深的增加，Ion也能得到相應(yīng)的增加。雖然外延變厚同樣有可能導(dǎo)致中間的N阱同NBL接

圖五：接觸孔Ti/TiN階梯覆蓋圖

知道失效原因之后，經(jīng)過詳細(xì)討論和仔細(xì)研究，我們調(diào)整了Ti/TiN金屬淀積和接觸孔刻蝕的工藝從而得到了圖6的形貌。可以看到接觸孔底部的階梯覆蓋得到明顯的改善，這一形貌的改善在WAT PDIFF_CT的數(shù)據(jù)上我們得到了驗(yàn)證（圖7）。經(jīng)過工藝的改善，PDIFF_CT從之前大于450降到了100以下，并且硅片面內(nèi)均勻性相當(dāng)好。

圖六：改善后接觸孔Ti/TiN階梯覆蓋圖

圖七：新結(jié)構(gòu)接觸孔PDIFF_CT WAT值

器件的調(diào)整

在以上的新工藝開發(fā)基本解決之后，接下來我們的重點(diǎn)就是器件的調(diào)整。由于40V高壓所用的掩模版非常少，一道離子注入層往往同時(shí)影響好幾個(gè)器件或者說一種器件的調(diào)整往往取決于好幾道離子注入。這雖然使得我們的工作變得更加復(fù)雜，但卻還不是最棘手的問題。我們面臨的最大問題是如何盡可能同時(shí)提高40V高壓器件的擊穿電壓（BV）和工作電流（Ion）。眾所周知，這兩個(gè)參數(shù)往往是相互影響、相互牽制的。

圖八：40V高壓PMOS 器件結(jié)構(gòu)圖

那么我們要怎樣做才能實(shí)現(xiàn)呢？讓我們先了解一下40V高壓器件的器件結(jié)構(gòu)。如圖8所示，我們40V高壓器件采用的是LDMOS結(jié)構(gòu)，源極/漏極的OFFSET由阱構(gòu)成。在柵極多晶硅和源極/漏極之間有一段漂移區(qū) 氧化層。就PMOS而言，整個(gè)PMOS被NBL（N-Buried Layer）和N阱隔開。為了提高BV，我們首先得知道，器件的BV取決于源極/漏極穿通（Punch Through）還是某一個(gè)PN 結(jié)。事實(shí)上，當(dāng)我們做過大量的實(shí)驗(yàn)之后發(fā)現(xiàn)，40V PMOS BV取決于漏極的P阱對NBL結(jié)的BV，因此，我們的目標(biāo)就是如何提高這個(gè)結(jié)的BV。為了實(shí)現(xiàn)這個(gè)目標(biāo)，我們可以有兩種做法：

1. 降低NBL和P阱濃度。但這里要注意，如果P阱濃度太低，由于Rs增加和結(jié)深變淺會(huì)相應(yīng)減小Ion。另一方面，如果NBL濃度太低，則有可能導(dǎo)致中間的N阱同NBL接不上，從而導(dǎo)致HVPMOS完全不工作。

2. 增加外延層（EPI）厚度。外延增厚不僅可以明顯提高HVPMOS BV而且由于結(jié)深的增加，Ion也能得到相應(yīng)的增加。雖然外延變厚同樣有可能導(dǎo)致中間的N阱同NBL接不上，但只要我們控制在一定范圍內(nèi)，這個(gè)問題就能得到避免。

比較以上兩種方法，由于后者對提高BV更有效，而且同時(shí)還能提高Ion，因此我們選擇增加外延厚度。不過這里要再次提醒，外延不能太厚，否則HVPMOS將完全不能工作。雖然我們通過增加外延厚度間接提高了Ion，但是離我們的目標(biāo)還有一定的距離。因此，我們還得從另一個(gè)角度來進(jìn)一步提升。

注意到在柵極多晶硅和源極/漏極之間有一段漂移氧化層，如果我們能降低漂移氧化層下面的P阱 Rs則又能進(jìn)一步提升Ion。順著這條思路，我們可以在場 氧化層成長以前增加一次硼（Boron）注入來降低Rs。事實(shí)上，我們正是這樣做的，并且確實(shí)進(jìn)一步提升了40V PMOS Ion。不過這里同樣要注意兩點(diǎn)：

1. 這次硼注入增加了P阱的濃度，因此這有可能降低HVPMOS的BV，需要權(quán)衡考慮；

2. 這次硼注入同樣會(huì)注入到N阱區(qū)域，因此這將增加N阱的Rs，從而降低40V NMOS Ion，也需要權(quán)衡考慮。

良率的提升

在工藝和器件的問題基本解決之后，我們進(jìn)一步要做的就是確認(rèn)我們的良率大概是多少以及應(yīng)該怎樣提升。先來看基準(zhǔn)良率。從圖9的良率bin map我們可以看到，良率從25%到94%不等，并且主要是Bin8和Bin13失效。另外，我們總結(jié)了良率與WAT的關(guān)系，發(fā)現(xiàn)良率與5VNMOS Vt有著很強(qiáng)的聯(lián)系。由圖10可見，隨著5VNMOS Vt的升高，良率越來越低。基于以上分析，我們迅速調(diào)整了5VNMOS Vt，結(jié)果良率提升到了99%（圖11）。

圖九：40V高壓良率及bin map

圖十：5VNMOS_Vt 與良率的負(fù)相關(guān)系

圖十一：5VNMOS Vt調(diào)整后良率與Vt的關(guān)系

本文小結(jié)

從以上的數(shù)據(jù)可以看出，該40V高壓工藝平臺(tái)的開發(fā)相當(dāng)成功，這不僅反映在各項(xiàng)監(jiān)控指標(biāo)和最終的WAT上，而且高達(dá)99%的良率更是肯定了這一點(diǎn)。因此，40V高壓工藝的開發(fā)成功不僅填補(bǔ)了中國在該技術(shù)上的空白，完善了高壓產(chǎn)品系列，而且還將帶來顯著的經(jīng)濟(jì)效益。另外，這些關(guān)鍵工藝不僅適用于40V高壓，未來其他的項(xiàng)目也可以借鑒。