摘要：本文闡述了CMOS圖像傳感器的一般特征，詳細介紹了黑白CMOS圖像傳感器芯片OV9120的性能、特點及工作原理，給出了OV9120在圖像采集處理中的具體應用實例。

１　概述

隨著ＣＭＯＳ技術的發展及市場需求的增加，ＣＭＯＳ圖像傳感器得以迅速發展。ＣＭＯＳ圖像傳感器具有高度集成化、成本低、功耗低、單一工作電壓、局部像素可編程、隨機讀取等優點，適用于超微型數碼相機、便攜式可視電話、ＰＣ機電腦眼、可視門鈴、掃描儀、攝像機、安防監控、汽車防盜、機器視覺、車載電話、指紋識別、手機等圖像領域。本文介紹的是由美國ＯｍｎｉＶｉｓｉｏｎ技術公司生產的ＯＶ９１２０黑白ＣＭＯＳ圖像傳感器，它采用獨特的傳感器專利工藝技術和先進的算法（ａｌｇｏｒｉｔｈｍｓ）解決了先前ＣＭＯＳ感光器件固定圖像噪聲（ＦＰＮ）的限制。因而可廣泛應用于數字靜止攝像、視頻會議、視頻電話、計算機視覺、生物測量等領域。

２ 引腳功能

ＯＶ９１２０采用４８腳ＬＣＣ封裝，其引腳排列如圖１所示。

３ 結構性能及工作原理

３．１ 內部結構

ＯＶ９１２０內置１３１２×１０３６分辨率的鏡像陣列、１０位Ａ／Ｄ轉換器、可調視頻窗、ＳＣＣＥ接口、可編程幀速率控制、可編程／自動曝光增益控制、內外幀同步、亮度均衡計數器、數字視頻端口、定時產生器、黑電平校準及白平衡控制等電路。其內部結構如圖２所示。

３．２ 性能特點

ＯＶ９１２０是１３５萬像素（１３１２×１０３６）、１／２英寸的ＣＭＯＳ圖像傳感芯片，它采用ＳＸＧＡ／ＶＧＡ格式，最大幀速率可達到３０幀／ｓ（ＶＧＡ），該芯片將ＣＭＯＳ光感應核與外圍輔助電路集成在一起，同時具有可編程控制功能。ＯＶ９１２０芯片的基本參數如下?

●圖像尺寸:６．６６ｍｍ×５．３２ｍｍ，像素尺寸，５．２μｍ×５．２μｍ；

●信噪比＞５４ｄＢ；

●增益調整范圍:０～２４ｄＢ；

●ＳＸＧＡ輸出時，陣列大小為１２８０×１０２４，ＶＧＡ輸出時，陣列大小為６４０×４８０；

●供電電源電壓為直流３．３Ｖ和２．５Ｖ；

●暗電流: ２８ｍＶ／ｓ；

●動態范圍:６０ｄＢ。

３．３ 工作原理

ＣＭＯＳ鏡像陣列的設計主要建立在逐行傳送的掃描場讀出系統和帶同步像素讀出電路的電子快門之上。而電子曝光控制算法（或系統規則）則建立在整個圖（物）像亮度基礎之上。在景像（或布景）正常時，一般曝光都比較理想。但在景像光線不適當時，則應通過自動曝光控制（ＡＥＣ）白／黑比調節來使其滿足應用要求。對于ＶＧＡ格式的輸出，ＯＶ９１２０圖像傳感器的視窗尺寸范圍從２×２到６４０×４８０，而對于ＳＸＧＡ格式的輸出，視窗范圍則從２×４到１２８０×１０２４，同時可以在內部１３１２×１０３６邊界內的任何地方定位。變動窗口尺寸或位置不會使幀速（或數據速率）發生變化。幀速可通過主時鐘下行（ｄｏｗｎ）、插入垂直同步定時、或采用跳讀技術的ＱＶＧＡ格式使其發生變動。

ＯＶ９１２０內部嵌入了一個１０位Ａ／Ｄ轉換器，因而可以同步輸出１０位的數字視頻流Ｄ[９．．０]。在輸出數字視頻流的同時，還可提供像素同步時鐘ＰＣＬＫ、水平參考信號ＨＲＥＦ以及垂直同步信號ＶＳＹＮＣ，以方便外部電路讀取圖像。

    ＺＶ端口就是相機（鏡頭）的焦距調節視頻端口。ＯＶ９１２０的ＺＶ功能能使相機透鏡變焦而急速移向（或移離）目標。ＯＶ９１２０可利用外部主導機構（ｍａｓｔｅｒ ｄｅｖｉｃｅ）設定曝光時間。當ＦＲＥＸ被置位于１時，像素陣列被迅速充電，傳感器保持為高以拍攝圖像（或物像）。在ＦＲＥＸ轉換到０時，視頻數據流（ｄａｔａ ｓｔｒｅａｍ）用逐行讀出方式交付到輸出端口。當數據從ＯＶ９１２０視頻輸出端輸出時，應特別注意防止圖像陣列曝光影響拍攝圖像數據的完整性。與畫面曝光速率同步化的自動快門能夠將這種影響降到最小程度。

當ＯＶ９１２０的ＲＥＳＥＴ腳拉高至ＶＣＣ時，全部硬件將復位。同時ＯＶ９１２０將清除全部寄存器，并復位到它們的默認值。實際上，也可以通過ＳＣＣＢ接口觸發來實現復位。

由于ＳＣＣＥ端口能夠訪問內部所有寄存器，所以，ＯＶ９１２０的內部配置可以通過ＳＣＣＥ串行控制端口來進行。ＳＣＣＢ的接口有ＳＣＣＥ 、ＳＩＯ＿Ｃ 、ＳＩＯ＿Ｄ三條引線，其中ＳＣＣＥ是串行總線使能信號，ＳＩＯ＿Ｃ是串行總線時鐘信號，ＳＩＯ＿Ｄ是串行總線數據信號。ＳＣＣＢ對總線功能的控制完全是依靠ＳＣＣＥ、ＳＩＯ＿Ｃ、ＳＩＯ＿Ｄ三條總線上電平的狀態以及三者之間的相互配合來實現的。控制總線規定的條件如下：當ＳＣＣＥ由高電平變為低電平時，數據傳輸開始。當ＳＣＣＥ由低電平轉化為高電平時，數據傳輸結束。為了避免傳送無用的信息位，可分別在傳輸開始之前和傳輸結束之后將ＳＩＯ＿Ｄ設置為高電平。在數據傳輸期間，ＳＣＣＥ始終保持低電平，此時，ＳＩＯ＿Ｄ上的數據傳輸由ＳＩＯ＿Ｃ來控制。當ＳＩＯ＿Ｃ為低電平時，ＳＩＯ＿Ｄ上的數據有效，ＳＩＯ＿Ｄ為穩定數據狀態。而當ＳＩＯ＿Ｃ上每出現一正脈沖時，系統都將傳送一位數據。

ＯＶ９１２０有兩種工作方式：主模式和從模式。主模式下，ＯＶ９１２０作為主導設備，此時ＸＣＬＫ上的外部晶振輸入經過內部分頻后可得到ＰＣＬＫ信號。當ＯＶ９１２０采集到圖像后，在ＰＣＬＫ的下降沿到來時，系統便可依次將像素值輸出，此時外部只是被動的接收信號。而在從模式下，ＯＶ９１２０則可作為從屬設備，此時ＸＣＬＫ不能與外部晶振相接，但可以受外部器件，也就是主設備信號的控制。即由主導設備發送一個ＭＣＬＫ時鐘信號，并在此信號的同步下依次發送像素值。

４ ＯＶ９１２０在圖像采集系統中的應用

整個圖像采集系統主要由ＯＶ９１２０圖像傳感芯片、ＣＰＬＤ控制模塊、ＲＡＭ存儲器、ＤＳＰ信號處理器、晶振電路等幾部分組成。

在本系統中，ＯＶ９１２０作為系統的圖像傳感器，首先在其內部將獲取的圖像采樣量化，然后在外部邏輯的控制下輸出數字圖像，并存入圖像存儲器。ＣＰＬＤ作為采集系統核心控制邏輯的主控模塊，可用來協調其它各模塊的工作。ＯＶ９１２０的ＳＣＣＢ總線參數配置是整個控制邏輯模塊執行的起點，只有利用ＳＣＣＢ總線將ＯＶ９１２０配置完畢后，才能進行圖像采集工作。ＯＶ９１２０采集得到的圖像數據可存儲到ＳＲＡＭ中以供ＤＳＰ使用，從而完成圖像采集系統與ＤＳＰ識別系統之間的交互操作。其系統原理圖如圖３所示。

系統上電后，應首先對ＣＭＯＳ圖像采集芯片進行初始化，以確定采集圖像的開窗位置、窗口大小和黑白工作模式等。這些參數均受ＯＶ９１２０內部相應寄存器值的控制。由于內部寄存器的值可以通過ＯＶ９１２０芯片上提供的ＳＣＣＢ串行控制總線接口來存取，所以，ＣＰＬＤ就可以通過控制ＳＣＣＢ總線來完成參數的配置。

配置的具體方法可采用三相寫數據的方式，即在寫寄存器過程中先發送ＯＶ９１２０的ＩＤ地址，然后發送寫數據的目地寄存器地址，接著是要寫的數據。如果連續給寄存器寫數據，那么，寫完一個寄存器后，ＯＶ９１２０會自動把寄存器地址加１，然后在程序控制下繼續向下寫，而不需要再次輸入地址，這樣，三相寫數據就變成了兩相寫數據。由于本系統只需對有限個不連續寄存器的數據進行更改，而對全部寄存器都加以配置會浪費很多時間和資源，所以，可以只對需要更改數據的寄存器進行寫數據。而對于每一個變化的寄存器，則都采用三相寫數據的方法。

系統配置完畢后，將進行圖像數據的采集。在采集圖像的過程中，最主要的是判別一幀圖像數據的開始和結束時刻。在仔細研究了ＯＶ９１２０輸出同步信號（ＶＳＹＮＣ是垂直同步信號、ＨＲＥＦ是水平同步信號、ＰＣＬＫ是輸出數據同步信號）的基礎上，用ＶＨＤＬ語言便可實現采集過程起始點的精確控制。

ＶＳＹＮＣ的上升沿表示一幀新的圖像的到來，下降沿則表示一幀圖像數據采集的開始（ＣＭＯＳ圖像傳感器是按列采集圖像的）。ＨＲＥＦ是水平同步信號，其上升沿表示一列圖像數據的開始。ＰＣＬＫ是輸出數據同步信號。ＨＲＥＦ為高電平即可開始有效地數據采集，而ＰＣＬＫ下降沿的到來則表明數據的產生，ＰＣＬＫ每出現一個下降沿，系統便傳輸一位數據。ＨＲＥＦ為高電平期間，系統共傳輸１２８０位數據。也就是說：在一幀圖像中，即ＶＳＹＮＣ為低電平期間，ＨＲＥＦ會出現１０２４次高電平。而下一個ＶＳＹＮＣ信號上升沿的到來則表明分辨率１２８０×１０２４的圖像采集過程的結束。

實現采集的軟件設計可在ＭＡＸ＋ｐｌｕｓＩＩ環境中實現。軟件設計的主要工作是ＣＰＬＤ對ＯＶ９１２０的配置。在開始充電時，首先對系統進行初始化。ＣＰＬＤ的全局時鐘可用２４ＭＨｚ的晶振電路產生。配置時首先配置ＳＣＣＢ，配置完畢后將ＳＣＣＥ置１。當接收到ＤＳＰ的開始采集信號后，根據同步信號的狀態來判定是否開始采集數據，采集數據的同時可將數據送往ＳＲＡＭ。當ＤＳＰ接收到ＣＰＬＤ的讀取信號后，即可開始讀取數據，并在ＤＳＰ中完成圖像的處理。采集處理的部分主程序如下：

ｒｅｓｅｔ２：ｐｒｏｃｅｓｓ（ｒｅｓｅｔ_ｉ,ｎ１,ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｒｅｓｅｔ_ｉ＝‘０’ｔｈｅｎ ｓｃｃｅ_ｐ＜＝‘１’；

ｅｌｓｅ

ｉｆ（ｎ１＝‘１’ ｏｒ ｍ１＝‘１’）ｔｈｅｎ

ｓｃｃｅ_ｐ＜＝‘１’;

ｅｌｓｅ ｓｃｃｅ ｐ＜＝‘０’;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｓｅｔ２;

ｃｌｋ１: ｐｒｏｃｅｓｓ(ｎ１,ｃｌｋ)

ｖａｒｉａｂｌｅ ａ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ２５４ ｔｏ ０;

ｂｅｇｉｎ

ｉｆ(ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ＯＲ ｎ１＝‘１’) ｔｈｅｎ

ｑ＜＝‘１’;ａ:＝０;

ｅｌｓｅ

ｉｆ(ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’) ｔｈｅｎ

ｉｆ(ｓｉｏ_ｃ ｓｔａｒｔ＝‘１’ ａｎｄ ｎ１＝‘０’) ｔｈｅｎ

ｉｆ ａ＜２５４ ｔｈｅｎ; ａ:＝ａ＋１;

ｅｌｓｅ ａ:＝１;

ｅｎｄ ｉｆ;

ｉｆ ａ＜１２７ ｔｈｅｎ ｑ＜＝‘０’;

ｅｌｓｅ ｑ＜＝‘１’; ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｃｌｋ１;

ｌｏｃｋ:ｐｒｏｃｅｓｓ(ｓｉｏ_ｃ_ｓｔａｒｔ,ｑ)

ｖａｒｉａｂｌｅ ｎ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ８ ｔｏ ０;

ｂｅｇｉｎ

ｉｆ( ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ｔｈｅｎ ｌｏａｄ＜＝‘１’;ｎ:＝０;

ｅｌｓｅ

ｉｆ (ｑ ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’） ｔｈｅｎ

ｉｆ ｎ＜８ ｔｈｅｎ ｎ?＝ｎ＋１；

ｌｏａｄ＜＝‘０’；

ｅｌｓｅ ｎ：＝０；ｌｏａｄ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ ｌｏｃｋ；

ｒｅｇ１： ｐｒｏｃｅｓｓ（ｎ１，ｑ，ｌｏａｄ）

ｖａｒｉａｂｌｅ ｐｐ：ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);?

ｖａｒｉａｂｌｅ ｂ：ｉｎｔｅｇｅｒ ｒａｎｇｅ ７ ｔｏ ０；

ｖａｒｉａｂｌｅ ｃ：ｉｎｔｅｇｅｒ ｒａｎｇｅ １３ ｔｏ ０；

ｂｅｇｉｎ

ｉｆ（ｎ１＝‘１’ｏｒ ｒｅｓｅｔ＿ｉ＝‘０’） ｔｈｅｎ ｐ＜＝‘１’；ｃ：＝０； ｂ：＝０；ＱＢ＜＝‘０’；

ｅｌｓｅ

ｉｆ（ｑ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’）ｔｈｅｎ

ｉｆ ｌｏａｄ＝‘１’ ｔｈｅｎ；

ｃ：＝ｃ＋１?

ｉｆ ｃ＜１３ ｔｈｅｎ

ｉｆ ｃ＝１ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝２ ｔｈｅｎ

ｐｐ：＝″００００１１００″；

ｅｌｓｉｆ ｃ＝３ ｔｈｅｎ

ｐｐ：＝″００１０１００１″；

ｅｌｓｉｆ ｃ＝４ ｔｈｅｎ

ｐｐ?＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝５ ｔｈｅｎ

ｐｐ：＝″００００１１０１″；

ｅｌｓｉｆ ｃ＝６ ｔｈｅｎ

ｐｐ：＝″１０００００００″；

ｅｌｓｉｆ ｃ＝７ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝８ ｔｈｅｎ

ｐｐ：＝″０００１０００１″；

ｅｌｓｉｆ ｃ＝９ ｔｈｅｎ

ｐｐ：＝″１０００００００″；

ｅｌｓｉｆ ｃ＝１０ ｔｈｅｎ

ｐｐ：＝″１１００００１０″；

ｅｌｓｉｆ ｃ＝１１ ｔｈｅｎ

ｐｐ：＝″０００１００１１″；

ｅｌｓｉｆ ｃ＝１２ ｔｈｅｎ

ｐｐ：＝″０００１０１１１″?

ｅｎｄ ｉｆ；

ｂ：＝０；ｐ＜＝ｐｐ（７）；

ｅｌｓｉｆ ｃ＝１３ ｔｈｅｎ

ｐ＜＝‘０’； ＱＢ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｌｓｅ

ｉｆ ｂ＜７ ｔｈｅｎ ｂ：＝ｂ＋１；

ｐｐ（７ ｄｏｗｎｔｏ １）：＝ｐｐ（６ ｏｗｎｔｏ ０）；?

ｐ＜＝ｐｐ（７）；?

ｅｌｓｅ ｐ＜＝‘１’；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｇ１；