圖2 顯示緩存RAM讀寫時序

4.2地址切換和數(shù)據(jù)分離電路的設計

圖3是地址切換電路中的一位，以這一位為示例 ,可推出 17位地址全部電路。在圖3中 RAM_ADD=（(LCD_ADD&LCD_選通)+(CPU_ADD&CPU_RAM_選通)）且 “LCD_讀選通”信號與“ CPU_RAM_選通”信號在任何時刻最多只能有一個是有效的，所以當“ LCD_讀選通”信號與“ CPU_RAM_選通”生效時可將 RAM_ADD切換到相應的地址線上。如當某時刻“ LCD_讀選通”信號與“ CPU_RAM_選通”全無效則 RAM_ADD輸出應全為“ 0”。

2010-4-12 16:52:22 上傳

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圖3 地址切換電路中的一位

圖4是數(shù)據(jù)分離電路中的一位，同樣 ,以圖 4這一位可推出 32位數(shù)據(jù)線。

在圖4中，RAM_R_W= (CPU_RAM_選通)&(CPU_WD),當 RAM_R_W有效時， CPU_寫 DATA可通過三態(tài)門輸出到 RAM_DATA上。當 CPU讀 RAM時，RAM的數(shù)據(jù)由門電路輸出到鎖存器的輸入端，在數(shù)據(jù)穩(wěn)定后由“ CPU_R_鎖存”信號將數(shù)據(jù)鎖存在鎖存器上等待 CPU將數(shù)據(jù)讀走（CPU_R_鎖存=（( / CPU_RD)& CPU_RAM_選通&25MHz&(/50MHz)））。同樣的在 T0周期內(nèi)將 RAM的相應數(shù)據(jù)由“ LCD_鎖存”信號將 32位的數(shù)據(jù)鎖存在鎖存器上。在相應的 T0-T3周期由 T0-T3選擇相應的 8位數(shù)據(jù)輸出到調(diào)色電路上，在相應時刻由 “LCD_調(diào)色輸出鎖存”信號將此像素點數(shù)據(jù)鎖存，由 TFT-LCD讀取此點的三基色數(shù)據(jù)并顯示。

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圖4 數(shù)據(jù)分離電路中的一位

4.3調(diào)色電路

調(diào)色電路實際為利用 FPGA內(nèi)部的片內(nèi) RAM，由 Quartus 軟件生成的 24位 256字節(jié)的 RAM或 ROM，RAM或 ROM的地址線接 LCD數(shù)據(jù)鎖存器的輸出端后的數(shù)據(jù)選擇電路，數(shù)據(jù)選擇電路是將 32位的數(shù)據(jù)，按 T0-T3所決定的時間，選擇相應的 8位數(shù)據(jù)。當 T0時選 D[24]-D[31]、當 T1時選 D[0]-D[7]、當 T2時選 D[8]-D[15]、當 T3時選 D[15]-D[23]。之所以將數(shù)據(jù)選擇設計成 T0時選 D[24]-D[31]，是因為 TFT-LCD讀顯示緩存 RAM時，是在 T0周期的末端才能將新數(shù)據(jù)鎖存到“ LCD-讀 DATA”端，新的數(shù)據(jù)只有在 T1周期才能開始顯示。調(diào)色電路的輸出是 3*8=24bit的本文所用的 TFT-LCD是 3*6bit的所以只用相應 8bit的低 6bit。如果將調(diào)色電路設計選擇 RAM型時，可以由 CPU改寫調(diào)色電路 RAM，使色彩顯示更加豐富。

4.4 顯示緩存設計

顯示緩存 RAM的選擇由 LCD顯示彩色多少決定的，如果顯示 16色可以選擇每像素點占 4bit，這樣每讀一次 RAM可顯示 8個像素點。以此類推來選擇顯示緩存 RAM的大小和相應修改時序發(fā)生電路的周期。對 CPU的顯示緩存 RAM口的設置時，一定要注意顯示緩存 RAM的 CPU讀寫周期與時序發(fā)生電路的周期相一致，否則會發(fā)生讀寫錯誤。本例設置的是 160納秒（ T0+T1+T2+T3=160ns）。

5 結束語

本文介紹了一種基于 FPGA及 NiosⅡ軟核處理器與 TFT-LCD接口的主要部分的設計要點，該設計內(nèi)容已經(jīng)在實際電路上得到驗證，并在一些儀器的顯示系統(tǒng)上得到應用。

本文作者創(chuàng)新點：基于FPGA及NiosII軟核處理器與TFT-LCD接口的方法簡單可行。它直接采用CPU對存貯器的讀寫，實現(xiàn)了對TFF-LCD屏的實時操作。


作者：劉源      來源：《微計算機信息》(嵌入式與SOC)2009年第4-2期