關鍵詞： CPU , FPGA , NIOS , 接口 , 嵌入式

1 引言

隨著電子技術的飛速發展，TFT-LCD作為在亮度、對比度、功耗、壽命、體積和重量等綜合性能上全面趕上和超過 CRT的顯示器件，被廣泛用于各種儀器儀表、電子設備及控制領域中。與之相關的顯示控制技術也呈現出越來越多的方式。本文以 640*480的數字輸入的 TFT-LCD顯示屏為例，介紹了一種基于 NiosⅡ軟核處理器實現對 TFT-LCD接口的方法。解決了通常情況下必須使用LCD 控制專用芯片才能解決 LCD顯示的問題。

2 系統組成

系統框如圖1所示。系統是由 FPGA、顯示緩存 RAM、程序執行 RAM及 TFT-LCD組成。 FPGA（用虛線圍成）選用的是 ALTER的 EP1C6，RAM采用的是 IDT的 IDT71V547，LCD為 640*480的彩色 TFT-LCD屏。在 FPGA內部是由時序發生、 地址切換、數據分離、調色電路及嵌入式 CPU（NIOS內核）五部分組成。

2010-4-12 16:52:21 上傳

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圖1 系統組成

3 各器件的功能

3.1顯示緩存RAM

采用 IDT公司的 IDT71V547 128K X 36bit的 SRAM芯片，工作電壓為 3.3V [1]。該芯片作為顯示緩存，TFT-LCD讀取顯示緩存 RAM中的數據并將其在 TFT-LCD上顯示。嵌入式 CPU（NIOSⅡ）對顯示緩存 RAM的改寫就相當于對 TFT-LCD顯示內容的改寫。

3.2 FPGA

本文 FPGA選用的是 ALTERA公司的 Cyclone 系列中 EP1C6Q240。

3.2.1 時序發生電路

首先由外部輸入一相當的頻率時鐘，通過 FPGA內部的鎖相環電路（PLL）生成 100MHz的時鐘信號。系統對 100MHz時鐘計數生成 50MHz的時鐘給嵌入式 CPU（NIOSⅡ）作為嵌入式 CPU的工作主頻，同時生成 TFT-LCD所須的場同步時鐘、行同步時鐘、顯示使能時鐘和 25MHz的 TFT-LCD主時鐘；生成地址切換控制信號、數據分離控制信號，由嵌入式 CPU輸出的讀寫信號產生顯示緩存 RAM的讀寫信號。

3.2.2 調色電路

由于文中是以 256色的電路為例，所以，調色電路是將 8位數據譯碼成 3*6位的三基色數據，調色電路也可以是 ROM型或 RAM型。如果作成 RAM型，可以依據嵌入式 CPU需要顯示的圖象相應修改調色電路，可顯示更豐富的色彩。

3.2.3 地址切換、數據分離

此部分電路的作用是：在嵌入式 CPU操作顯示緩存 RAM時將地址、數據線切換到嵌入式 CPU，在 TFT-LCD讀顯示緩存 RAM時將地址、數據線切換到 TFT-LCD。

3.3 TFT-LCD

SHARP公司生產的 6.4英寸液晶顯示屏LQ064V3DG01是較為常用的 TFT-LCD液晶顯示屏，它的分辨率為 640×480×RGB[2]，具有功耗低、體積小、重量輕、超薄等特點，同時該顯示屏是一片真彩顯示屏，并屬于透光型的 TFT、其亮度高、視角寬、背光燈的壽命也很長，并且采用的是 AG涂層和 260K的彩色顯示。可廣泛應用于各種儀器儀表及各種視頻顯示的場合。

4 主要電路的設計

4.1 時序發生電路的設計

時序發生電路是設計的主要部分。首先，是對系統輸入時鐘進行頻率變換， FPGA(EP1C6)的內部有兩個 PLL電路模塊，本文用其中的一個來生成 100MHz的時鐘。再設計一個 12位的計數器（行計數器），計數 3200脈沖，產生 TFT-LCD的行同步時鐘，通過此計數器的計數還可生成 TFT-LCD的顯示使能信號（DE）。此計數器的輸出還是 TFT-LCD讀顯示緩存 RAM地址的低 8位（RAM以 32位數據寬度計算）。另設計一個 9位的計數器（場計數器），用其對行同步信號計數又可生成 TFT-LCD場同步的相關信號，同時此計數器的輸出可作為 TFT-LCD讀 RAM地址的高9位。

由于嵌入式 CPU與 TFT-LCD是復用一片顯示緩存 RAM，所以要對顯示緩存 RAM在時間上進行分時控制。由于 IDT71V547是 32位數據寬度的 RAM，如果將 TFT-LCD設計成256色顯示，則讀顯示緩存 RAM一次可顯示 4個像素點。所以把行計數器輸出的 25MHz時鐘作為基準（TFT-LCD主時鐘）、以 25MHz的 4個周期(T0、T1、T2、T3，T0=T1=T2=T3=40納秒)為基本循環，在 25MHz的第一個周期（ T0）由 LCD占用產生“ LCD_讀選通”信號， (LCD_讀選通= (/12.5MHz)&(/6.25MHz) )。T1-T3由 CPU占用，在 T1-T3周期內產生相應的選通信號， (T1=(12.5MHz)&(/6.25MHz)、 T2=(/12.5MHz)&(6.25MHz)、T3=(12.5MHz)&(6.25MHz))，由于 CPU什么時間對顯示緩存 RAM讀寫是不確定的，所以要根據 CPU的讀寫信號來確定 T1-T3哪個為“CPU_RAM_選通”信號(如果在 T0內來 CPU_RW則 CPU_RAM_選通=T2、T1來 CPU_RW則為 T3、T2來 CPU_RW則為 T3、T3來 CPU_RW則為 T1)。此邏輯的實現方式是，在 CPU_RW信號產生時鎖存住當時的 T0-T3的狀態由此來控制“CPU_RAM_選通”產生的位置。在具體時序見圖2所示。

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