系統(tǒng)級測試

　　現(xiàn)代高集成度的芯片有著“射頻到比特流”（“RF-to-bits”）或“射頻到模擬基帶”的構架。射頻部分集成度提高帶來最大的沖擊之一是測試模式的轉移，即使得系統(tǒng)級的測試成為可能。系統(tǒng)級測試有優(yōu)點也有缺點，最大的優(yōu)點是可以減少測試時間，最大的缺點是它目前并沒有被業(yè)界廣泛接受。而且，這是一個非常有爭議的題目。系統(tǒng)級測試基本上是根據(jù)被測件（DUT）將要使用的功能進行測試。它非常類似在數(shù)字調制中的通過／不一通過（go／no-go）測試，如比特誤碼率（BER）和矢量誤差幅度（EVM）測試。這種測試通過使用帶有數(shù)字調制信息的信號來模擬無線芯片在天線端接收的信號或有線RF芯片的輸入信號宋達到測試目的。

　　傳統(tǒng)上，連續(xù)波（CW），單音或雙音（Two tone）信號被廣泛用來進行RF測試。這些測試方法被使用是因為簡單獨立的RF芯片結構（如RF輸入和RF輸出）。由于這些獨立的結構被整合，那么最終的芯片結構將變得擁擠和復雜。一些反對系統(tǒng)級測試者認為人們在R&D階段無法花費足夠的時間去考慮是否所有的測試能夠保證抓出芯片中所有出問題的部分。為了解決這個問題，同時保證盡量少的測試時間，目前所有的這些系統(tǒng)級測試把傳統(tǒng)的功能測試（Functional Testing）加入進來作為補充。當產(chǎn)品成熟或設計和制造者的信心增加時，這些功能測試的數(shù)量可以逐漸減少。

　　另外一個針對生產(chǎn)測試的方法是在全面測試系統(tǒng)級芯片中做一些折衷［1］。那就是，把系統(tǒng)級測試（如BER和EVM）測試作為正常的生產(chǎn)測試計劃，但是同時周期性的加入特性測試（Characterization Test）計劃，如每100個DUT一次。這樣就在保證有效的生產(chǎn)測試的同時也能給設計和制造工程師反饋回有用的信息。采用這種方法，有效的測試時間可以定義為：

　　例如，如果生產(chǎn)測試訃劃的執(zhí)行時間為2．0s并且每50個DUT（N=50）執(zhí)行一次為期60s的特性測試，那么有效的測試時間為3．16s。當產(chǎn)品成熟和需要更少的反饋信息時，就可以通過增加N來降低有效的測試時間。如果N增加到200，那么有效的測試時間就變?yōu)?．29s。

　　射頻晶片探針測試

　　傳統(tǒng)上，尤其在RF測試領域，晶片探針測試通常最后會被封裝測試代替，這是因為早期的晶片探針和晶片探針接口的設計難于處理在RF頻段上接口之間產(chǎn)生的寄生電容和電感問題，噪聲的處理同樣也是一個大的問題，然而，隨著SIP（System-in-a-package）的出現(xiàn)使封裝更復雜和相應的封裝成本上升，以及直接銷售KGD（Know-good-die），這些改變使得晶片探針測試很有必要。而且，由于不同功能的晶粒（die）組合在一個封裝里，舉一個最壞的情況，一個良率低的便宜的晶粒可能損害整個封裝，使得價格昂貴的晶粒（加上封裝）都沒用。這些需求驅動著RF晶片探針測試技術前進。

　　SIP的概念同樣進入整合的范疇。對于SIP，測試可以在封裝后進行，也可以在各個部分整合之前晶片階段進行。通常，在大部分封裝測試前，各個組成的晶粒需要單獨進行探針測試，對于RF芯片，現(xiàn)在晶片級必須進行測試，但是在過去對于RF芯片這些測試是盡量避免的。結果就是，KGD使得RF芯片的晶片探針測試逐漸成為主流。

　　SIP與SOC

　　SOC的正式定義是在單一芯片上構建一個系統(tǒng)，然而，最近引入了多個晶粒在一個封裝中，即SIP技術已經(jīng)發(fā)展起來了。在SOC芯片中，核（Core）是在硅片級被整合的。在SIP中，同樣的整合是在封裝級發(fā)生的。隨著SIP的出現(xiàn)，不同的IP（Intellectual Property）可以用在同一個封裝內(nèi)。實際上，在某些情況下，不同廠家的晶粒（die）也可以在一起使用。講到這里我們必須引入一個“內(nèi)核”的術語，所謂內(nèi)核是指一個功能模塊、電路模塊或單獨的IP。內(nèi)核這個術語在傳統(tǒng)的SOC芯片設計和測試領域已經(jīng)使用很多年了，這個概念對于RF測試工程師來說有一點新，這主要是因為只是在最近獨立的RF芯片功能模塊（如低噪聲放大器，混頻器等）才與數(shù)字或模擬功能模塊放到同一個晶粒（die）中。RF內(nèi)核放到SOC或SIP中這兩種集成方法的主要不同是各自相應帶來的成本好處，這些好處可以分別通過其內(nèi)部使用核的函數(shù)表達，這兩種集成方式的不同包括：其內(nèi)核預期的良率和產(chǎn)品封裝的成本。就像決定是去測試各個單獨內(nèi)核還是測試整個SIP，這也是各個獨立內(nèi)核良率的函數(shù)?？紤]到這里，SIP的整體良率就變成下式：

　　YSiP=Ycore1×Ycore2×…×YcoreN

　　因此，可以非常明顯的看到，在一個SIP中有越多的核，SIP的整體良率越依賴于其封裝中各個單獨核的良率。而且，只要有一個良率不好的核就會導致許多其它好的核和整個封裝報廢。然而，從正面來看，如果制造過程得到了很好的控制并且良率很高，等到所有的晶粒被封裝成SIP時，那么測試的成本就會有非常大的減少，尤其當系統(tǒng)級的測試得以實現(xiàn)時。

　　設計工程師的新責任

　　在傳統(tǒng)的數(shù)字測試領域，終測的算法通常是由芯片的設計人員提供的，而且經(jīng)常把這些算法寫入芯片中。通常，設計人員和測試工程師在整個產(chǎn)品的生命周期中都不會有合作機會。然而，隨著芯片集成度的提高，很多事情都發(fā)生了改變，如設計人員和測試工程師就必須共同工作解決測試問題。例如，在RF領域，設計人員必須打破成規(guī)努力向前看，為新的生產(chǎn)測試方法規(guī)劃策略和芯片架構。對于RF 、SOC和SIP，除了要考慮成本和管理的問題，還有一些其它的因素需要考慮。它們是：

　?。?）如何利用RF內(nèi)核的工程設計和分析工具（EDA）去處理測試成本問題。

　?。?）沒計人員和測試工程師如何積極配合去創(chuàng)建一個具有成本優(yōu)勢的可測性設計（DFT）架構。

　?。?）如何與測試開發(fā)團隊合作爭取更快的產(chǎn)品上市時間。

　　數(shù)字內(nèi)核（Core）測試可以使用功能測試或結構測試的方法達到。在過去的幾年中，在降低測試成本方面，EDA公司取得主要大的進步是在其工具中引入測試程序產(chǎn)生數(shù)據(jù)壓縮和診斷能力。這些能力可以加速產(chǎn)品面市的時間，降低測試時間，利用低成本的測試機臺，EDA公司在數(shù)字領域和模擬領域的內(nèi)置自檢技術（BIST）的競爭優(yōu)勢顯著增加。但是，估計這樣一個優(yōu)勢在RFBIST架構普遍應用之后的一段時間內(nèi)就會消失，這就意味著RF內(nèi)核可能成為SOC或SIP芯片中測試成本最高的部分。當前只有ATE公司在集成的RF內(nèi)核方面可以提供一些形式的成本降低，另外并行測試的執(zhí)行需要ATE機臺的支持，并行測試是在芯片級進行的，它利用了SOC和SIP芯片內(nèi)核整合的優(yōu)點，把多顆芯片（Multi-site）并行測試的概念擴展到同一芯片的多內(nèi)核（Muti-core）測試中，并行測試需要內(nèi)核可以獨立的訪問和控制，這種獨立性是可以由SIP芯片的RF內(nèi)核物理隔離或SOC芯片在設計階段使IP內(nèi)核物理隔離達到。在SOC和SIP中，當RF內(nèi)核可以單獨測試或與其它內(nèi)核并行測試時，它可以與其它測試時間相當?shù)膬?nèi)核共享同樣測試時間，從而降低整個測試時間。并行測試必須通過設計人員和測試工程師的合作才能達到。

　　在SIP中，當有—個物理隔離的晶粒（die），提供封裝的連接并不會降低其訪問和控制的獨立性，因此并行測試應用并不會影響芯片的設計周期。測試工程師只需從設計人員處獲得有限信息的就可以執(zhí)行并行測試，如果說芯片的集成度提高和測試成本降低的需求使得設計人員和測試工程師在項目的早期就必須進行高層次的交流，那么，分離內(nèi)核的并行測試和RFDFT成功應用就需要測試工程師和設計工程師更直接的交流了，只有通過這樣的交流才能了解：并行測試方法對測試時間減少帶來的好處以及產(chǎn)品上市時間對這些設計修改的要求。

　　在SOC芯片出現(xiàn)之前，測試工程師通常被分配給一個芯片并且要求負責實現(xiàn)由設計人員或市場需求定義的所有的測試項目。對于多內(nèi)核的SOC芯片，通常不期望一個測試工程師具備測試SOC中所有技術（如RF，混合信號，數(shù)字信號）的能力，更不期望一個工程師的努力就能夠達到產(chǎn)品面市的時間?，F(xiàn)在，通常由多個工程師在一起合作測試一個芯片，通過他們不同的測試程序的整合來應用到最后的晶片或封裝測試中，這種在測試領域新的組織結構使得ATE能夠提供平滑的測試整合。

　　RF內(nèi)置自檢測試技術

　　內(nèi)置自檢測試技術在數(shù)字電路的設計和測試中已經(jīng)使用很多年了，但是在RF電路中應用還是初期。BIST測試的目的是去發(fā)現(xiàn)晶體管級的缺陷，一個傳統(tǒng)上不為RF測試工程師注意的更細的級別。

　　最近，在RF芯片上實現(xiàn)BIST的研究已經(jīng)出現(xiàn)。圖1顯示了現(xiàn)代零中頻（ZIF）無線收發(fā)器的架構圖。整合出現(xiàn)在所有的功能模塊，除了功率放大器，雙王器和天線，要么是在同一個硅片上或在同一個封裝里 ，在這個例子中，BIST在基帶上的實現(xiàn)是通過模數(shù)和數(shù)模轉換器之間的回環(huán)測試來實現(xiàn)的，傳統(tǒng)上，在RF BIST實現(xiàn)之前，BIST技術是首先在基帶部分實現(xiàn)的。最后，為了執(zhí)行RF BIST，基帶的DSP用激勵信號發(fā)給射鏈路，然后通過測試放大器（TA）和接收鏈路回到基帶信號處理器來進行分析。測試放大器在芯片的正常工作時是關機的，而且，必須考慮到測試放大器損壞帶來的影響，在這樣的情況下，必須做出決定是丟棄整個DUT，還是選擇替代的測試方法重新測試。

　　典型的測試信號是由基帶信號發(fā)生器產(chǎn)生偽隨機序列。典型的BIST算法是產(chǎn)生比特序列，把它進行變換以后送給發(fā)射鏈路，然后通過測試放大器（TA）送到接收鏈路，再變換后送回到基帶處理器，最后得到比特誤碼率（BER）。這種方法的一個缺點是診斷問題能力比較低。例如，導致BER比較差的原因可能有：發(fā)送鏈路和接收鏈路的增益不夠；某個放大器的非線性失真；某個RF或混合信號內(nèi)核的噪聲系數(shù)不好。

　　測試系統(tǒng)的架構

　　隨著把RF部分整合到已經(jīng)具有高速數(shù)字電路和混合信號電路的芯片中，單一信號方案的測試系統(tǒng)不再能夠測試這樣的芯片。在市場上，有眾多具有不同功能的測試系統(tǒng)，另外，市場的需求也將使得測試機臺整合度提高，這會使得只有RF測試功能的機臺消失。在自動測試領域，同時具有模擬、數(shù)字和RF測試能力的測試機臺已經(jīng)出現(xiàn)了，就像芯片整合的演化過程一樣。如圖2所示的測試系統(tǒng)，就是為了迎接市場對測試能力覆蓋廣的需求而出現(xiàn)的，它具有足夠的靈活性以適應不同的市場需求。

　　結論

　　芯片的結構和測試成本下降的要求正在改變著測試的方法。在本文中已重點討論了六大現(xiàn)今主要方面的變化。

　　隨著技術能力的提高和市場的需求，把RF整合到SOC（或SIP）中已經(jīng)成為一個標準，與模擬、高速電路和數(shù)字內(nèi)核的整合一樣，RF的整合使得需要利用RFBIST的優(yōu)勢去進一步減少測試成本。

　　在硬件層次上，RF可測性設計（DFT）變得有價值并且測試現(xiàn)代SOC芯片的ATE設備是那些可以處理多技術（如RF，混合信號，基帶信號，內(nèi)存和電源管理），并且具有最大和最優(yōu)并行測試能力的測試系統(tǒng)。