數字革命通過改造人們與周圍世界的關系已經改變了我們通信、工作和旅行的方式。數 字化電子設備通過支持由各種便攜式、可訪問的交互式通信媒體構成的巨大網絡已經改 造了我們的世界。然而，數字技術大有前途的優勢只有當它和模擬技術的能力一樣好時 才能體現出來，以便忠實地將由“1”和“0”表示的數字語言還原為原始的模擬信號。

數字革命的進步一直遵循摩爾定律——芯片中的晶體管數目每18 個月翻一番。而模擬 技術遵循的則是墨菲定律來表述——如果可能出現任何錯誤的話，那么，一定是定律本 身的錯誤。模擬技術以更為有規律的步調發展，支配其發展的不是工藝的增強，而是在 電路和物理晶體管建模中的創新。這些技術創新從多個維度逐步提高性能、降低功耗和 提高集成度。

集成趨勢和靈巧劃分案例

集成趨勢是隨著產量和系統成熟程度而變化的；在許多情況下，系統的認可和單位產量 絕不能證明經過多輪改進的開發是正確的。在其它一些諸如基站、儀器儀表和軍事的應 用中，嚴格的性能要求導致必須采用分立方案實現。在有些情況下，例如用戶普遍認可 的蜂窩和Wi-Fi 網絡，競爭壓力迫使不斷降低成本。由于技術的部署成本越來越昂貴（例 如掩模工藝、測試工具和工程成本），從而需要回報來支撐相關研發投資的增加。同時， 競爭壓力迫使公司在標準生命周期的早期大量投資。如果市場已經起飛，而一個公司的 芯片組還沒有準備好，那么其結果可能是非常可怕的。

事實上，為了確保當市場起飛時一切都準備好，企業不得不做前期投資，而且這種投資 金額越來越高；與此同時，客戶要求他們的供應商提供越來越高的性能。如何從當今復 雜的通信系統所要求的研發投入中獲得可接受的回報成為一個非常棘手的問題。根據 SoC 的復雜程度——90nm 線寬制造工藝所需的開發成本可以很容易就達到1 千萬到2 千 萬美元，有時甚至更高。一個新設計的成功與否取決于對其IP 頗有價值的市場的認知， 以及后續各階段為滿足用戶需求的合作伙伴的選取。能夠全面解決各方面系統開發問題 的公司越來越少。然而，重點放在性能成本、上市時間和資金回報卻是最根本的要求。

對于新興的通信應用（例如WiMAX），第一代系統通常已經采用多芯片IC 進行開發。媒體 訪問控制器（MAC）和調制解調器部分可采用FPGA 和現成的DSP；射頻（RF）部分通常采用 分立元件，例如LNA、混頻器和頻率合成器，使用ADC 和DAC 橋接模數之間的鴻溝。隨 著產量增加，數字邏輯各部分經常被集成到一塊特定的ASIC 上，在某些情況下，為了 與高集成度的RF 解決方案一起使用，ADC/DAC 也被集成到數字ASIC 上。對于尺寸受限 制的其它應用，例如手機和USB 軟件狗，模擬和數字功能模塊需要被集成在一起，或者在一個系統中采用多芯片模塊封裝，或者采用單芯片。有許多不同的方法可以用來減小 芯片面積和降低成本，而現在的發展趨勢是隨著產量的上升、芯片面積和成本下降。在 某些情形下，成本為王，甚至可以犧牲RF 性能（例如，一些WLAN 消費應用），盡管用戶 可能沒有認識到這一點。而在另一些情形下，芯片面積是關鍵，所以功能的集成度是驅 動力。

成功的秘訣不止一條。各個企業憑借許多不同的集成方法和降低成本策略已經取得了成 功。顯然，開發方案的選擇必須使電子材料成本（eBOM）、封裝尺寸和上市時間最小。系 統劃分的靈巧設計對取得成功起到重要作用。

傳統劃分方法：上市時間風險

將混合信號電路集成到一顆數字ASIC 上會帶來許多實現難題，并且產生上市時間問題， 更重要的是給產品帶來了收益時間風險。即使混合信號內核已經單獨得到驗證，其性能 卻取決于集成環境。其中電源布線、寄生電容和工藝變化——這些對于純數字芯片并不 重要的問題——現在都變得格外重要。

從經過FPGA 驗證的純數字設計到流片生產需要2~6 個月的時間，主要取決于復雜度、 設計流程和自動化工具。另一方面，完成混和信號設計到首次流片所需要的時間是數字 設計的三倍——假設模擬內核是現成的且所選擇的制造工藝適當且經過驗證。由于信號幅度處于微伏范圍的模擬電路對數百萬個晶體管開關所產生的噪聲特別敏感，所以需要 特別關注并進行多次設計和布線檢查，從而增加了流片生產周期和提供樣片的時間。

問題并非無法克服。有多種方法可以用來減輕電路中的相互干擾，但這些方法都需要精 心設計定制的掩模版圖，它需要工程時間和資源。當然需要開發一套完整的可能超出工 程團隊能力范圍的新的核心能力。

*估板的設計和布線也對器件的混合信號部分的性能有著重要影響。在參考設計板上的 模擬I/O 對外部噪聲很敏感，所以設計的混合部分的電源布線需要高度隔離。除去模擬 I/O 會使噪聲耦合問題減到最小，此外，可以解決來自不同廠家提供的模擬內核（例如， RF 芯片和混合信號轉換器內核）的接口問題。例如，一些現有的ADC 內核推薦采用一個 分立5V 運放驅動緩沖器，以達到產品使用說明中規定的性能。對于采用更小線寬（例如 130nm 或90nm）工藝制造的調制解調器，當使用不同廠商的RF 芯片時，必須減少信號擺 幅和共模電平并加以匹配。這些附加的考慮還需要寶貴的工程資源。

為了爭奪市場份額，在市場上屈居第二通常意味著必須大幅度削減產品價格。如果選擇 純數字或FPGA 設計流程則可以把產品大規模生產的時間縮短6~12 個月。

獲得功能正常的硅片僅僅是第一步——把混合信號IC 投入生產卻面臨其自身的挑戰。 混合信號電路對一些工藝變化很敏感，例如門限、泄漏、材料電阻和其它工藝參數。通 常，隨著混合信號的性能降低，系統性能也將隨之降低。 對于大規模生產的產品市場，具備多個制造基地的生產能力是確保及時供貨和最優化成 本的根本保證。相對于數字設計對制造廠的選擇時無所謂而言，而將混合信號電路的生 產轉移到不同的制造廠則是很花費時間的，而且可能需要大面積的重新設計和優化技 能。將資源與不同制造商的制造流程整合在一起通常是很困難的，盡管這些資源在其它 地方卻都用得很好。

傳統劃分存在的另一個重要問題是它需要一個成對匹配方法。換言之，因為ADC 和DAC 與RF 部分是分離的，所以迫使兩顆芯片和多個功能電路之間共同參與同一實時環路， 例如自動增益控制和發射功率控制環路。為了最優化由分立器件構成的參考設計，要預 先做一些重要工作。

以上這些模擬信號和混合信號設計所面臨的挑戰使系統級設計團隊減少了對其核心競 爭力的關注，并且可能推遲新產品投放市場的時間。

靈巧劃分

隨著RF CMOS 工藝的成熟以及模擬和RF 建模能力的進步，現在就有可能將數據轉換器 和其它混合信號模塊集成到RF IC 之中。下面將介紹為何在一些通信系統中用數字接口 替代傳統模擬基帶接口，從而提供一種“靈巧”的系統劃分方法。

這里推薦的劃分方法包括對諸如 RF 系統級芯片之類的功能單元的適當劃分，從而提供 一套完整的從RF 到數字轉換的解決方案，其中包括控制環路所需要的全部功能，如自 動增益控制、發射功率控制和RF 校準環路。在射頻前端引入控制環路不但便于使用而 且更易于與不同數字基帶物理層（PHY）調制解調器的混合和匹配。ADI/Q 數字I/Q 接口是 為RF 前端和數字基帶之間的接口而提供的。該接口包含雙向控制線和數據線，并支持 互操作性且易于使用。實時軟件控制的減少導致系統的設計更為簡單。全部模擬信號和 RF 專用控制部分都被劃分到RF 前端。

通過降低單元成本來進一步降低開發成本 以高需求和大規模生產為特征的市場細分吸引著越來越多的公司進入市場。為了成功地 確保領先地位和日益增加的市場份額，方案提供商需要重視芯片組的整個制造成本。靈 巧分劃分可以有效地降低芯片成本。

對于通信系統，例如WiMAX 和寬帶無線接入，至關重要的是消費價格點必須低于100 美 元。例如，用于ADSL 和802.11g Wi-Fi 的客戶端設備（CPE）（20~30 美元）隨著價格下降 產量急劇增加。新興的市場如WiMAX 也會經歷類似的價格壓力。預期到2007 年中期， CPE 終端用戶的價格會降低到100 美元以下。為了實現這項目標，芯片組的定價需要降 低到20~25 美元范圍之內。這可能比目前的成本低許多，因此需要重大的改進才能確保 在該市場價格條件下能產生可接受的利潤。

從模擬RF 到數字RF IC 可以幫助我們實現這一轉變。

對于現有工藝，混合信號ASIC 設計成本比純數字ASIC 高，增加成本的原因有以下五個 主要方面：

1. 對于一種特定的工藝，混合信號器件的制造工藝的成本本來就很高。混合信號工藝 的特點是需要額外的處理步驟，例如更厚的氧化層、低門限器件和額外的注入。通常， 混合信號的晶圓成本要比純數字晶圓的成本要高20%。

2. 制造工廠需要投入大量資金以降低缺陷密度，從而獲得接近97%~98%的高良率，這些 都取決于裸片面積。另一方面，模擬電路IC 的良率與設計本身有關。為了在對功耗指 標做出折衷的條件下實現規定的性能，與數字設計相比，模擬電路的設計要在工藝變化 范圍窄的情況下達到技術指標的要求，這就導致其良率受參數限制，從而增加了混合信 號設計成本。這方面將使混合信號設計成本增加了10%以上。

3. 從數字調制解調器中去除模擬功能單元可以簡化生產測試的開發，并且對節省生產 測試時間有所幫助。采用數字通用測試儀替代昂貴的混合信號測試儀可以把測試成本降 低15%~20%。

4. 測試覆蓋率工具允許數字設計工程師建立故障覆蓋率掃描鏈，從而簡化生產測試。 然而，混合信號測試需要在幾微伏范圍內測量各種模擬技術指標。混合信號設計需要的 測試時間至少是純數字電路設計的五倍。在測試儀上并行處理可以縮短測試時間。假設 采用一種積極的測試程序方法——混合信號器件的測試成本將會提高兩到三倍。

5. 集成的數據轉換器內核通常是由具有相關版權和/或一次性工程費用（NRE）的第三方 和/或內部機構開發的知識產權。與純數字ASIC 解決方案的設計工具套件相比，混合信 號設計所采用的設計和支持工具也是一筆附加投資。設計新的混合信號ASIC 所需要的 一套開發工具比純數字ASIC 所用工具要多50 萬美元以上。

此外，模擬電路不會像數字電路那樣隨著工藝線寬的縮小而成比例縮小。圖4 所示，混 合信號IC 的成本會隨著特征尺寸的減小而增加。圖中將成本曲線相對180nm 純數字ASIC 的成本做了歸一化處理。歷史上，數字ASIC 工藝特征尺寸每次從一代演進到下一代， 其成本都會隨之降低三分之一。與此相反，混合信號IC 的成本隨著混合信號裸片面積 的減小反而增加。這是因為存在這樣一個事實，即受噪聲限制的模擬電路的成本不隨光 刻工藝線寬的減小而降低，而數字電路的成本會隨著工藝線寬減小呈平方關系降低。

新工藝設備投資和制造工藝復雜度的增加導致每平方毫米的裸片成本出現一代比一代 凈增長的趨勢。而數字電路的工藝尺寸成比例降低使每只晶體管的成本進一步降低。因 為模擬電路的成本并不隨著工藝尺寸減小而成比例地減小，所以混合信號產品總體成本 開始時保持平穩，后來卻隨著工藝尺寸的減小而增大。 在大規模產品市場中，企業必須滿足市場定價要求的同時保持價格競爭力，從而為投資 者提供合理回報。

如果一家公司的成本是一流競爭對手的兩倍時，就必須迅速采取新的 手段或新的策略。盡管與混合信號設計相關的所有挑戰仍將繼續存在，但靈巧電路劃分 的眾多好處中也包括利用并不總是適合于模擬/RF 電路的摩爾定律的所有優點來顯著地 降低系統成本。 除了每個器件成本的增加，沒有選擇最優工藝和較長的投放市場時間的機會成本都注定 會影響項目的投資回報。準備就緒的模擬和混合信號內核的可用性要比數字工藝晚大約 兩年，或者差不多有一代的差距，而用于批量生產的內核要達到可用性大約需要四年時 間，而靈巧劃分方法可以使系統供應商根據其需要選擇最優化工藝，而不受經過認證的 模擬內核的可用性約束。

機會成本與非最優化工藝的選擇關系很大。例如，在寬帶無線 領域，制造商已經發布了90nm 的內核設計。90nm 數字SoC 設計和130nm 的產品之間的 成本差距竟高達200%以上！而對于65nm 的內核設計，成本差距可能高達多倍。 這里推薦的劃分方法提供了一種將節省下來的時間和資源重點用到開發下一代產品的 機會——從而可能研發出比競爭對手超前一代的產品投放市場，因為他們把有價值的資 源耗費在解決混合信號ASIC 設計的固有難題上。

向數字射頻基帶接口轉移帶來的性能優勢

靈巧劃分憑借在開發、支持和單位成本方面的成本優勢能夠提供高性能的系統解決方 案。 對于具有高峰均比的OFDM 系統來說，在RF 器件上實現的高線性度以及在數字基帶（DBB） 上的先進同步和信道估計算法絕不能因受ADC 和DAC 的動態范圍的限制而作出折衷。

在存在噪聲、信道衰落和干擾條件下，為了實現更好的性能，必須仔細考慮對裕量的管理。 隨著對AGC 環路的集成，ADC 的動態范圍能夠與RF 前端的能力相匹配，從而使像64QAM 這樣高的數據速率成為可能。因為DBB 與RF 芯片之間存在復雜的相互影響，所以許多 供應商都在努力推出它們的參考設計。

另外，他們利用像符號到符號AGC 這樣的先進技 術來改進移動環境中常見的系統的信道衰落性能。與分立式AGC 環路（例如，用兩顆獨 立芯片實現AGC 算法）不同，這里推薦的靈巧劃分能夠實現快速的AGC 收斂，從而使DBB 可以將更多時間用于信道估計和同步，從而把系統的性能改善許多個分貝，相當于進一 步提高了系統的動態范圍和傳輸速率。

為了消除來自相鄰或相鄰信道的信號干擾，需要采取濾波措施。為了解決這個問題，必 須在濾波器的線性度和復雜度之間做出謹慎的折衷。對于低成本零中頻（ZIF）體系結構， 使用數字濾波器可以實現最終的信道選擇性。濾波電路如同增益電路，必須分布在RF 和后續數字濾波器之間。

靈巧劃分能夠最優化模擬濾波和數字濾波之間的濾波要求，從 而充分利用ADC 的動態范圍。 功耗也是移動系統的一項重要參數。數字芯片的功耗直接與電源電壓的平方和柵極電容 成正比。因此，對于從130nm 向90nm 的工藝的轉移可以節省8 倍的功率。而對于利用 靈巧劃分方法的DBB，在130nm 工藝上功耗為1W~1.5W；當升級到90nm 工藝時，其功耗 大幅度減低到200mW。

本文小結

數字革命已經實現了利用精細線寬工藝集成百萬門級電路的解決方案。這些SoC 解決方 案開發成本昂貴，并且投資回報壓力巨大。為了取得成功，人們必須選擇合適的市場， 重點放在提高核心競爭力以低成本并及時地提供差異化的產品。為了把風險降到最小而 相互合作并按照統一的計劃表工作是極具吸引力的選擇。

“從RF 到數字”的射頻系統的靈巧劃分提供了取得成功的四項關鍵因素——高性能解 決方案，把重點放在提高核心競爭力上，把功耗降到最小及最快的投放市場時間。

合適的模擬和數字功能劃分解決了許多與在數字ASIC 上集成模擬電路相關的問題，從 而進一步加快了產品的投放市場時間并且延長了其在市場中的生存時間。它能夠最優化 系統以實現高性能。 對于擁有數字調制解調器和媒體訪問控制器專門經驗的數字基帶芯片供應商來說，靈巧 劃分可以使他們把關鍵資源集中于能夠進一步提高產品價值的任務和項目上。

對于大規模生產應用，工藝的選擇是至關重要的。快速轉向較新工藝的能力可以產生新 的成本和性能點，從而帶來競爭優勢。靈巧劃分方法正在被ADI 公司多種標準產品制造 部門所采納，如移動手機的Digi-RF 事業部，針對WLAN 和WiMAX 應用的JC-61 事業部 及各種專用系統中的應用。ADI 公司提供的ADI/Q 接口允許輕松地實現這種成本——性 能優化策略。