采用0.35μm SiGe BiCMOS工藝，且用高摻雜襯底來降低閂鎖效應，對所設計的VCO電路進行工藝流片，芯片照片如圖2所示，整個芯片尺寸為1.2 mm×1.4 mm，電路版圖設計主要考慮降低寄生電感、電容參數及其敏感性，同時減小輸出波形失真并盡量保證布局的對稱性。由于振蕩器結點處的寄生效應直接影響壓控振蕩器的性能指標，所以為減小金屬層與襯底之間的寄生電容，直接采用頂層金屬層作為振蕩器結點的連接層。另外，通過加厚金屬層厚度來增大電流，從而抑制寄生電容。為了優化芯片設計，開關電容陣列放置于輸出端和兩個電阻之間。

工藝流片在江蘇省電工電子學重點實驗室進行，實驗條件和測試過程為：先將LC VCO芯片經鍵合線與PCB板相連，再把PCB板固定在Al基座上，然后焊接片外元器件于PCB板上，最后將振蕩輸出信號經SMA接插件與測量儀器、儀表相連接。使用國產華博WS-100B電子電路實驗設備進行測試，并用美國泰克Tektronix TDS5034B數字示波器顯示振蕩波形并測試頻率等參數。MOS器件寬長比及電容電感之值如表2所示。表中（W／L）1， （W／L）2， （W／L）3， （W／L）4～6分別為M1，M2，M3，M4～M6的寬長比。通過變換電容陣列及開關電感等參數，共測出6組波段：1.9～2.1 GHz，2.1～2.4 GHz，2.4～3.0 GHz，3.0～3.4 GHz。3.4～4.2 GHz，4.2～5.7 GHz。當電容陣列與電感全為關閉狀態時，電路獲得4.2～5.7 GHz連續可調諧的輸出信號，反之，當電容陣列與電感全為開啟狀態時，電路獲得1.9～2.1 GHz的最低頻率輸出信號，如圖3所示。這6組波段是連續可調的，因而構成了1.9～5.7 GHz的連續、可調的帶寬范圍。

4是所設計的VCO電路工作在2.4 GHz時的兩路差分輸出仿真實驗波形。由圖4可見，當電源電壓為3.3 V時，電路經21 ns后進入穩定振蕩狀態，此時所設計的VCO的核電流約為1.8 mA，輸出電壓擺幅達到3.6 UP-P（UP-P為輸出電壓峰-峰值），從圖上明顯可見，波形對稱性良好。圖5是所設計的VCO在中心頻率為2.4 GHz、偏離中心頻率1 kHz～1 MHz時獲得的仿真與實測相位噪聲（Nphase）曲線對比情況。根據曲線圖可知，在偏離中心頻率1 MHz處，所設計的VCO的仿真Nphase值為-110.35 dBc／Hz，實測Nphase值為-111.64 dBc／Hz，此實測數據比文獻［1］的-113.70 dBc／Hz降低了2.06 dBc／Hz，比文獻［2］的-114.00 dBc／Hz降低了2.36 dBc／Hz。表3給出了文獻［1-2］及所設計的VCO的仿真與實測數據比較情況，其中fW表示帶寬；tPD表示起振時延；DP表示起振時延一功耗 PD。由表3數據易見，所設計的VCO的頻率范圍、相位噪聲都比文獻［1-2］有所改善，雖然實測功耗PD比文獻［1-2］略大3～4 mW，但起振時延比文獻［1-2］小了約24 ms。而綜合性能指標——起振時延-功耗積DP卻比文獻［1-2］約小100 pJ，足以驗證了所設計的LC VCO電路在高速、低功耗性能方面的優勢。

3 結論

運用臺積電（TSMC）0.35 μm SiGe BiCMOS進行工藝設計，并實驗驗證了一種集成多波段、低噪聲的差分BiCMOS LC VCO。所設計的VCO采用開關電容陣列和開關電感，以達到加寬頻帶的目的；另外優選LC諧振腔負阻跨導，使之工作在最佳振蕩狀態；另外，文中選用高Q值的MEMS多層片上螺旋電感，有效地降低了Nphase值。對所設計的LC VCO先進行了版圖優化設計，優化措施包括降低閂鎖效應、抑制寄生電容等，然后做了工藝流片和硬件電路以及仿真實驗。比較實測結果，從而說明了所設計的 LC VCO可工作在6種頻率范圍內，從最低頻率1.9 GHz到最高頻率5.7 GHz，為連續的寬帶調諧范圍。與文獻［1-2］中的VCO相比，所設計的VCO拓寬了頻帶，當中心頻率為2.4 GHz時，在偏離中心頻率1 MHz處的實測Nphase值為-111.64 dBc／Hz，比文獻［1-2］中的VCO有所降低；當電源電壓為3.3 V時所設計的VCO的實測核靜態電流約為1.8 mA，而起振時延-功耗積則降為355.6 pJ，因而驗證了設計工作的正確性。