頻率合成器ADF4360-4通過高速雙模前置分頻器P，5位脈沖吞咽可編程計數器A，13位主可編程計數器B和14位可編程參考R分頻器共同決定主分頻比，其輸出頻率為。模擬電路中使用輸入晶振為fi=11．289 6 MHz，數字電路部分輸出GPS信號頻率為12．5 MHz，經過推算可以設置頻率合成器參數A=5，B=34，P=8，因此頻率合成器輸出本振信號頻率為．f0=1 563．609 8 MHz。

頻率合成器ADF4360-4內部有3個24位寄存器，R寄存器、C寄存器和N寄存器，由于寄存器是用來暫存指令和數據的，每次掉電后原來寫入寄存器的數據也就丟失了，因此每次上電時，必須重新給寄存器寫入數據才能獲得所需的本振輸出。通電時寄存器數據寫入順序是R寄存器、C寄存器和N寄存器，寄存器數據輸入程序用VHDL語言編寫，采用FPGA芯片來控制，其中3個24位寄存器的初始化設置值如表1所示。其中每個寄存器最末兩位DBl和DB0用來決定目標寄存器，比如“01”代表R寄存器，“10”代表N寄存器，“00“代表C寄存器；R寄存器的DBl5～DB2用來設置14位可編程參考分頻器R，N寄存器的DB20～DB8用來設置 13位主可編程計數器B，DB6～DB2用來設置5位脈沖吞咽可編程計數器A，C寄存器的DB23和DB22用來決定高速雙模前置分頻器P，比如“OO” 表示P=8，C寄存器的DBl3和DBl2用來設置輸出功率大小，例如“10”表示頻率合成器輸出功率大小是-7 dBm，可以根據實際需要調整輸出功率的大小。

ADF4360-4的3個寄存器數據寫入是通過ADI公司的FPGA芯片PlC6Q240C8的3個雙向I／O口來實現的，連接原理如圖4所示，FPGA芯片的3個雙向I／O口，分別連接ADF4360-4的LE腳、DATA腳、CLK腳，其中CLK為串行時鐘輸入，DATA為串行數據輸入，LE為加載使能。ADF4360-4初始化時序如圖5所示。首先由DATA腳在每個CLK的上升沿從MSB（最高有效位）開始依次寫入24位移位寄存器中的數據，并根據LE腳的上升沿信號一次性將輸入的24 b數據加載到目標寄存器，然后再進行下一個目標寄存器的初始化，其中C寄存器和N寄存器的賦值間隔應該大于5 ms。

3 實驗結果

數字電路模塊的核心是基帶／中頻模塊，采用ADI公司的FPGA芯片EPlC6Q240C8，該芯片采用130 nm工藝，邏輯單元有5 980個，在Quart-usⅡ8．O平臺下測試，測試結果是GPS信號調制占用邏輯單元337個，采用ModelSim仿真平臺，編寫TestBench測試文件，在ModelSim平臺下導出時長1 ms的GPS信號數據，在Matlab上進行功率譜分析，仿真波形如圖6（a）所示，中心頻率是12．5 MHm將基帶／中頻模塊輸出的GPS中頻信號送到安泰頻譜分析儀AT5011進行頻譜分析，頻譜波形如圖6（b）所示，信號中心頻率為12．5 MHz，中頻信號能量主要集中在主瓣上，仿真結果和實測結果相符合。

模擬電路的射頻模塊在進行PCB電路設計時，需要考慮的問題是噪聲干擾，噪聲干擾是影響射頻電路性能的重要因素，在PCB布局時要考慮數字電路和模擬電路之間的干擾，大功率器件和小功率器件之間的干擾，供電電源的噪聲干擾，高頻線的布線及接地等因素。射頻模塊的驗證是觀察是否將GPS中頻信號上變頻為1 575．42 MHz的信號，測試中將射頻模塊輸出的GPS射頻信號經60 dB衰減后送到頻譜分析儀，頻譜顯示信號是一個單頻信號，中心頻率是1 575．4 MHz，測試符合系統設定要求。

4 結語

通過分析頻率合成器ADF4360-4的工作原理、性能特點及其應用電路設計，結合GPS信號源設計，提出了以FPGA芯片和頻率合成器為核心的 GPS信號源的總體設計方案，分數字電路和模擬電路兩部分進行了設計與實現，并給出了實驗測試。結果表明，以FPGA為核心的基帶／中頻模塊實現了GPS 信號的BPSK調制，擴頻調制，輸出了12．5 MHz的GPS中頻信號；以頻率合成器ADF4360-4為核心的射頻模塊完成了上變頻功能，將GPS中頻信號調制到射頻1 575．4 MHz上，測試滿足系統設計要求。