簡介

無線通信網絡正在迅猛發展。在多種空中標準共存的同時，消費者對數據服務需求的快速擴張呼喚更廣的覆蓋范圍和更寬的帶寬。不同的無線電技術以及不斷增加的頻率分配使控制網絡和降低成本變得更為復雜。無線服務提供商正在尋求不僅能保護他們的現有投資，并且還能簡化系統，以便未來網絡升級和擴容的解決方案。

為了滿足這些需求，必須通過有效且相對廉價的方案來解決多頻段、多標準無線電(MB-MSR)基站構建問題。支持基站設計變革的技術進步之一是新一代射頻數模轉換器(RF DAC)，比如ADI公司的AD9129。本文將論述采用RF DAC設計MB-MSR發射器時需要考慮的主要方面。

傳統發射器架構
圖1(a)顯示了一個廣泛用于無線基站發射器設計的架構。同相(I)和正交(Q)輸入數據經過數字調制，然后由DAC轉換為一對中頻(IF)I和Q輸出信號。應當選擇合適的IF，以便其數值足夠高，使帶通濾波器能夠抑制調制鏡像；而同時又足夠低，使DAC能夠保持良好的輸出性能。該架構已成功應用于數代單頻段無線電設計中。

其優點和設計權衡因素已廣為人知。然而，該架構有一些固有的限制，在規劃多頻段無線電設計中的頻率時將會遇到諸多困難。圖1(b)顯示直接將此架構應用到多頻段設計時經常會碰到的一種限制情形。在單頻段無線電應用中，DAC輸出端的信號諧波通常視為帶外雜散信號，可由DAC之后連接的低通濾波器加以抑制。在雙頻段應用中，這些諧波可能會成為帶內信號并進入較高的發射頻段內。這一限制可通過圖1(c)所示方法加以避免。這兩個信號頻段圍繞復數域內的直流居中配置。諧波變為帶外信號，可通過濾波消除。該方法對DAC采樣速率和低通濾波器帶寬的要求也更低，因為實際信號帶寬較窄。雖然如此，這種頻率規劃下的調制器輸出會產生問題。由于每個頻段與本振(LO)的距離有所不同，每個信號的調制鏡像將會在靠近另一頻段處下降。雖然復雜的正交誤差校正(QEC)算法有助于抑制該鏡像，它可能對基帶信號處理引擎造成額外的負擔，因為當鏡像落入帶內時，模擬濾波技術不起作用。

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圖1. 傳統發射器架構中的雙頻段無線電(頻段1和頻段3)頻率規劃示例：a) 發射器信號鏈組成; b) IF變頻；c)直接變頻

直接至RF發射器架構
從架構的角度來說，DAC在無線電傳輸系統中扮演著關鍵的角色。DAC的速度和性能決定了執行數模轉換時，其有多接近天線。RF DAC將數字信號處理的范圍由基帶頻域擴展至天線。它實現了基帶數字信號直接合成至最終輸出頻率，并事實上將傳統架構的模擬上變頻操作帶進了數字域中。數字頻率轉換在頻率規劃和噪聲等方面具有更高的靈活性和性能。這是MB-MSR設計特別引人入勝的地方。

使用RF DAC可更靈活地進行頻率規劃，因為數字調制非常理想，且不產生干擾信號的調制鏡像。DAC采樣時鐘頻率是進行頻率規劃時唯一需要確定的設計變量。圖2顯示采用RF DAC的直接RF頻率合成架構，以及該架構在傳統架構中可完美支持雙頻段應用的能力。本例中，雙頻段信號在最終傳輸頻段中直接合成。選擇DAC采樣時鐘頻率，使信號諧波落在遠離目標頻段的位置，并且可在信號饋入下一個RF級之前加以過濾。

圖2. 直接至RF發射器架構中的雙頻段無線電(頻段1和頻段3)頻率規劃示例：a) 發射器信號鏈組成; b) 直接至RF變頻

有兩個原因使直接至RF架構的噪聲性能更佳。第一個原因是無需使用模擬上變頻級。在傳統架構中，發射信號鏈的整體噪聲系數通常由調制器噪聲確定，因為DAC對調制器輸出的噪聲貢獻相比折合到調制器輸出端的噪底而言一般更低。移除調制級可讓系統設計師降低系統噪聲系數，方法是利用DAC的低噪底和RF放大器的高增益。噪底性能更佳的第二個原因是發射多頻段信號時，天線的插入損耗更少。這是因為它不需要使用合路器。RF DAC合成多頻段的能力改善了系統的整體性能，同時還降低了復雜程度，進而縮小了尺寸和成本。

直接至RF架構的電路板設計考慮
典型的多頻段通信系統包括數據接口邏輯、現場可編程門陣列(FPGA)或專用ASIC、DAC、濾波器、增益模塊和RF功率放大器。在通道卡內，DAC用作數字邏輯和RF模擬輸出驅動網絡之間的接口。DAC在系統中發揮著重要的作用，因為它的性能、采樣速率和帶寬都會影響系統架構和設計。

需重點關注某些關鍵電路——如DAC輸出路徑、時鐘電路、傳輸線路、電源和返回路徑——以確保它們的設計可實現最佳性能。可能需要對這些模塊以及DAC印刷電路板(PCB)進行分析與仿真。

此外，電源布線也具有一定的挑戰性。數字邏輯包括I/O和內核邏輯電源，而RF輸出網絡可包括多達四個或五個額外電源。電源域必須彼此隔離，信號返回路徑應仔細管理，以確保電源域間無串擾。保持電源之間的隔離對于實現低噪聲性能而言極為關鍵。

DAC主時鐘是系統卡上最重要的信號。DAC時鐘為差分信號，通過護欄與其他信號隔離。此外，控制返回路徑，以確保無耦合或串擾。耦合至時鐘的任何信號將直接出現在DAC輸出端。破壞時鐘的數字信號可減少系統內的噪聲裕量。必須防止DAC輸出耦合至時鐘，否則將造成二次諧波，甚至可能造成輸出頻譜的其他諧波問題。時鐘驅動器最好盡可能靠近DAC，以減少噪聲和其他耦合問題。DAC輸出通過傳輸線路連接到各自的負載。仔細控制這些連接負載的傳輸線路的阻抗，確保DAC輸出信號具有可預測的性能。RF DAC的輸出阻抗與封裝和芯片有關，因此進行輸出級的分析和仿真時必須考慮到層壓板的影響。DAC與負載間的阻抗匹配非常重要，這是為了實現從DAC到目的地的最大能量傳輸，將從目的地返回DAC的反射降至最低。合理的傳輸線路設計可改善信噪比(SNR)，對于優秀的多頻段通信系統而言是必需的。

目前，典型的多頻段通信系統包括多RF鏈，它們由IF DAC、正交調制器、帶通濾波器、RF功率放大器和天線前的最終濾波器級組成。該架構要求極大的電路板面積，以便將多個頻段集成到單個發射器中。如此多的元件功耗也非常大，并會產生相當多的熱量，需通過散熱片或風扇來散熱，這使得整體系統設計的復雜程度和成本都有所上升。由于RF DAC具有足夠的帶寬來合成多個RF頻段，因此它們可用來建立具有多頻段輸出的單個發射器。例如，三頻段發射器可能需要使用三對IF DAC，而三個調制器和三個帶通濾波器可用單個RF DAC和輸出濾波器代替，從而生成全部三個頻段。隨著功率放大器的設計向更寬的帶寬過渡，甚至可以節省更多電路板空間，因為只需在不同RF鏈上的功率放大器之后使用元器件即可，從而降低了所需元器件的數目。因此，采用RFDAC、DAC與功率放大器之間的輸出濾波器、功率放大器以及功率放大器與天線之間的輸出濾波器，便可實現多頻段發射器。

測量結果
信號鏈

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圖3. AD9129 RF DAC輸出的頻譜分析儀實測圖

(采樣速率為2764.8 MSPS)：a)第二奈奎斯特區中的8個5 MHz寬W-CDMA通道；b) 1825 MHz至1835 MHz的2個5 MHz寬W-CDMA通道；c) 1845 MHz至1855 MHz的2個5 MHz寬W-CDMA通道；d) W-CDMA通道之間兩通道的間隙；e) 2130 MHz至2150 MHz的4個5 MHz寬W-CDMA通道

圖3顯示AD9129 RF DAC在2764.8 MSPS采樣速率下的輸出，采用DAC提供的可選模式，支持第二奈奎斯特區。八個5 MHz寬W-CDMA通道在三個不同頻段內合成。建立兩個1825 MHz至1835 MHz通道、兩個1845 MHz至1855 MHz的通道，以及四個2130 MHz至2150 MHz的通道。信號在可編程門陣列(FPGA)內產生，然后由RF DAC直接合成。

圖4顯示AD9129在2764.8 MSPS采樣速率下的輸出，使用的模式可在第一奈奎斯特區進行頻率合成。帶有四個LTE下游通道的四個5 MHz寬W-CDMA通道在兩個不同的頻段內合成。四個W-CDMA通道頻率范圍為871 MHz至891 MHz，建立的四個LTE下游通道頻率范圍為729 MHz至749 MHz。

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圖4. AD9129 RF DAC輸出的頻譜分析儀實測圖
(采樣速率為2764.8 MSPS)：a)第一奈奎斯特區中的4 MHz寬W-CDMA通道和4個5 MHz寬LTE通道；b) 729 MHz至749 MHz的4個5 MHz寬LTE通道；c) 871 MHz至891 MHz的4個5 MHz寬W-CDMA通道

小結
現代無線通信網絡要求使用靈活、易于升級的多頻段、多標準基站。直接至RF發射器架構為多頻段、多標準無線電發射器設計提供了高性價比解決方案。RF DAC技術的發展(比如ADI的AD9129)有助于降低多頻段和多標準無線電設計的門檻，并展現了未來直接至RF架構應用于更多設計的發展前景。