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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。

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AMD Versal AI Edge自適應計算加速平臺之PL LED實驗（3）

對于Versal來說PL（FPGA）開發是至關重要的，這也是Versal比其他ARM的有優勢的地方，可以定制化很多ARM端的外設

2024-03-22 標簽：led燈寄存器 RTL 1.5萬 0

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2024-03-13 標簽：led燈寄存器差分信號 1.9k 0

哪些因此會導致時鐘skew過大呢？FPGA中降低時鐘skew的幾種方法

在時序報告中，會顯示出clock path skew，如果時鐘偏移超過0.5ns，就需要額外關注了。

2024-03-13 標簽：FPGA 時鐘緩沖器 Vivado 3.2k 0

AMD Versal AI Edge自適應計算加速平臺之準備工作（1）

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2024-03-06 標簽：python Vivado 1.6k 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發旨在讓設計中層級之間的連接變得更加輕松容易。您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標簽：RTL 時鐘信號 CLK 2.3k 0

自動化構建環境在FPGA設計中的應用

為了加快實現 FPGA 構建環境的自動化（如用于持續集成 (CI)），并確保在開發與生命周期后期階段完整重現設計結果，Missing Link Elec...

2024-02-20 標簽：fpga HDL TCL 1k 0

如何禁止vivado自動生成 bufg

在Vivado中禁止自動生成BUFG（Buffered Clock Gate）可以通過以下步驟實現。首先，讓我們簡要了解一下什么是BUFG。BUFG是...

2024-01-05 標簽：緩沖器參數時鐘信號 4.3k 0

Vivado時序問題分析

有些時候在寫完代碼之后呢，Vivado時序報紅，Timing一欄有很多時序問題。

2024-01-05 標簽：時序代碼 Vivado 4.2k 0

【Vivado約束學習】時鐘約束介紹

在數字設計中，時鐘代表從寄存器（register）到寄存器可靠傳輸數據的時間基準。

2024-01-04 標簽：驅動器寄存器占空比 6k 0

怎么用Vivado做覆蓋率分析

在做仿真的時候往往會去做代碼覆蓋率和功能覆蓋率的分析，來保證仿真是做的比較充分完備的。

2024-01-03 標簽：仿真命令代碼 3.5k 0

讀取Xilinx FPGA芯片設備標識符的方法-DNA

每一片芯片內部存有一個設備標識符，xilinx把它叫做DNA，這個DNA是不可更改的，永久存在芯片里面的。

2024-01-03 標簽：寄存器 Xilinx FPGA芯片 7.6k 0

Vivado HLS的圖像傳感器FPN噪聲去除算法設計

隨著科技的發展，圖像傳感器逐步在各行各業廣泛應用[1]。受限于半導體工藝，CMOS圖像傳感器的輸出一般都帶有噪聲，噪聲的表現形式也多種多樣[2]。其中，...

2024-01-02 標簽：噪聲圖像傳感器 Vivado 3.1k 0

Vivado 2023.2版本的新增功能

Vivado在前一段時間更新了2023.2版本，經過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。

2024-01-02 標簽：IC設計仿真 RTL 5.7k 0

如何在zcu102板卡上創建pipeline呢？

DisplayPort 1.4 Tx Subsystem core的最簡pipeline就是如它的linux driver wiki page里的fig...

2023-12-29 標簽：Linux FMC PHY 1.1k 0

找verilog bug的利器—notepad++介紹

相信大家寫verilog代碼的時候，都會用到notepad++，大家也知道notepad++可以和vivado關聯使用，這樣寫起工程代碼的時候，調試很方便。

2023-12-21 標簽：Verilog Vivado 4.3k 0

VIVADO軟件使用問題總結

【關鍵問題！！！！重要！！！】VIVADO會在MESSAGE窗口出提示很多錯誤和警告信息！

2023-12-15 標簽：軟件 IP核 Vivado 8.6k 0

Vivado常見Warning問題解決方法

在約束文件XDC（SCOPED_TO_REF、SCOPED_TO_CELLS）中使用“create_clock -name”約束時，在打開綜合設計或實現...

2023-12-15 標簽：信號端口 Vivado 6.1k 0

如何使用SystemC做RTL和C/C++的聯合仿真呢？

當FPGA開發者需要做RTL和C/C++聯合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：VHDL語言 RTL C++語言 2.8k 0

Vivado創建不包含源文件的IP

有時候我們想參考官方的源碼，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？

2023-12-06 標簽：IP 源碼 Vivado 2.3k 0

怎樣單獨使用modelsim仿真xilinx呢？

直接在modelsim軟件內執行.do文件進行仿真，不通過vivado調用modelsim，vivado僅用于生成IP核。

2023-12-04 標簽：Xilinx Vivado MODELSIM仿真 3.4k 0

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