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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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淺談Verilog中wire和reg變量類型的區別

Wire主要起信號間連接作用，用以構成信號的傳遞或者形成組合邏輯。因為沒有時序限定，wire的賦值語句通常和其他block語句并行執行。

2020-11-13 標簽：寄存器 Verilog 編程語言 1.1萬 0

FPGA的創新用verilog代碼仿真出一顆顆小心心

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2020-09-01 標簽：fpga Verilog 4.4k 0

verilog中端口類型有哪三種_verilog語言入門教程

本文主要闡述了verilog中端口的三種類型及verilog語言入門教程。

2020-08-27 標簽：Verilog 端口 1.2萬 0

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2020-08-27 標簽：Verilog Verilog HDL 3k 0

vhdl轉換為verilog_VHDL和Verilog誰更勝一籌

今天給大家分享一個VHDL和Verilog的工具。很多新手初次學習FPGA都曾遇到過一個問題：是學Verilog OR VHDL？

2020-08-25 標簽：Verilog vhdl 7.7k 0

什么是組合邏輯電路如何使用verilog描述組合邏輯電路

邏輯電路在任何時刻產生的穩定的輸出信號僅僅取決于該時刻的輸入信號，而與過去的輸入信號無關，即與輸入信號作用前的狀態無關，這樣的電路稱為組合邏輯電路。

2020-08-08 標簽：邏輯電路 Verilog 6.5k 0

利用Verilog硬件描述語言實現DVB－H系統載波同步的設計方案

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2020-07-27 標簽：芯片仿真 verilog 4.7k 0

在沒有綜合工具情況下，如何設計數字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設計出數字電路呢...

2020-06-17 標簽：fpga Verilog 數字電路 3.9k 0

Verilog HDL和VHDL的區別

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2020-06-17 標簽：Verilog vhdl 1.5萬 0

IEEE Verilog阻塞賦值和非阻塞賦值的區別

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2020-06-17 標簽：Verilog 阻塞賦值非阻塞賦值 1.2萬 0

盡可能避免在RTL中調用門級電路

隨著功能復雜度的快速提升，對芯片的要求也是隨著提高，所以現在一款芯片的開發，往往需要數十人，長達幾個月的共同開發才能完成。

2020-01-21 標簽：verilog rtl 2.9k 0

FPGA設計的八個重要知識點

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2019-09-03 標簽：RS232接口 Verilog 串行通信 3.2k 0

Verilog的基本設計單元模塊介紹

Verilog的基本設計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。

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