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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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Verilog邏輯設計中的循環語句和運算符

“ 本文主要分享了在Verilog設計過程中一些經驗與知識點，主要包括循環語句(forever、repeat、while和for)、運算符。”

2022-03-15 標簽：Verilog C語言 6.1k 0

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2022-03-15 標簽：仿真 Verilog eda 3.8k 0

Verilog時序邏輯中同步計數器的功能和應用

沒有任何寄存器邏輯，RTL設計是不完整的。RTL是寄存器傳輸級或邏輯，用于描述依賴于當前輸入和過去輸出的數字邏輯。

2022-03-15 標簽：寄存器 Verilog 計數器 4.7k 0

Verilog設計中函數和任務的作用分析

任務和函數在Verilog中用于描述常用的功能行為。與其在不同的地方復制相同的代碼，不如根據需求使用函數或任務，這是一種良好且常見的做法。為了便于代碼維...

2022-03-15 標簽：Verilog 2.6k 0

Verilog進行組合邏輯設計時的注意事項

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如何用小腳丫FPGA核心板實現4位加法器功能

在上次的文章 - 淺談“數字電路”的學習（8）- 編碼器、譯碼器、多路復用器、解復用器的關系和應用 - 中，我梳理了一下數字電路教程中組合邏輯部分的一些...

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一、背景介紹基于二值圖像的濾波算法即形態學濾波，在圖像目標采集的預處理中經常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理。實際使用中對...

2021-08-23 標簽：FPGA設計濾波圖像處理 3.2k 0

Verilog語言中阻塞和非阻塞賦值的不同

來源：《Verilog數字系統設計（夏宇聞）》阻塞和非阻塞賦值的語言結構是Verilog 語言中最難理解概念之一。甚至有些很有經驗的Verilog 設...

2021-08-17 標簽：振蕩器 Verilog 阻塞 7.2k 0

淺談Verilog復雜時序邏輯電路設計實踐

筆試時也很常見。［例1］一個簡單的狀態機設計－－序列檢測器序列檢測器是時序數字電路設計中經典的教學范例，下面我們將用Verilog HDL語言來描...

2021-08-10 標簽：Verilog HDL 讀寫器 7.9k 0

加法器是如何實現的

　verilog實現加法器，從底層的門級電路級到行為級，本文對其做出了相應的闡述。

2021-02-18 標簽：Verilog 加法器 7.1k 0

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎模塊介紹

Wire 類型變量，也叫網絡類型變量，用于結構實體之間的物理連接，如門與門之間，不能儲存值，用連續賦值語句assign賦值，定義為wire [n-1:0...

2021-01-21 標簽：fpga Verilog Zynq 4.3k 0

FPGA的入門基礎知識詳細說明

本文檔的主要內容詳細介紹的是FPGA的入門基礎知識詳細說明。

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如何快速在Verilog和VHDL之間互轉

Verilog語言和VHDL語言是兩種不同的硬件描述語言，但并非所有人都同時精通兩種語言，所以在某些時候，需要把Verilog代碼轉換為VHDL代碼。本...

2020-11-10 標簽：Verilog vhdl 1.2萬 0

Verilog設計增加延時的仿真技術

作者：bleauchat 在設計仿真激勵文件時，為了滿足和外部芯片接口的時序要求，經常會用到延時賦值語句，由于不同的延時賦值語句在仿真過程中行為不同，會...

2020-11-25 標簽：Verilog 2.7k 0

基于共享緩存的架構的系統“假性卡死”問題分析

作者：高志凱一次常規調試中發現上電后交換機多個口同時打流會導致卡死的現象，最后一步步分析問題出現的原因是位寬不夠導致的溢出。這讓我回想起團隊已經量產的...

2020-11-26 標簽：以太網交換機 Verilog 2.8k 0

Verilog中的賦值語句的區別

連續賦值語句總是處于激活狀態。只要任意一個操作數發生變化，表達式就會被立即重新計算，并且將結果賦給等號左邊的線網。

2020-11-26 標簽：存儲器 Verilog 4.3k 0

基于FPGA的Verilog實現VGA驅動電路

VGA全稱是Video Graphics Array，即視頻圖形陣列，是一個使用模擬信號進行視頻傳輸的標準。分辨率高，顯示速度快。一、傳輸協議 VGA...

2020-11-20 標簽：fpga Verilog 模擬信號 6.5k 0

關于verilog中的無符號數和有符號數

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要養成良好的Verilog代碼風格，要先有硬件電路框圖之后再寫代碼的習慣，設計出良好的時序，這樣才能在FPGA開發或者ASIC設計中起到事半功倍的效果，...

2020-11-19 標簽：fpga asic Verilog 4.3k 0

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