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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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Verilog中的三態門與雙向信號詳解

在數字電路中，邏輯輸出有兩個正常態：低電平狀態（對應邏輯0）和高電平狀態（對應邏輯1）。此外，電路還有不屬于0和1狀態的高阻態，高阻態常用字母 Z 表示。

2024-01-11 標簽：Verilog 邏輯器件三態門 1.6萬 0

vcs學習筆記(常用選項/仿真流程/代碼覆蓋率/綜合后仿真/圖一樂技巧)

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉化為C文件，在linux下編譯生成的可執行文./simv即...

2022-05-23 標簽：Linux 仿真器 Verilog 1.6萬 0

Verilog 99題:畫出CMOS三態緩沖器的電路原理圖

圖5，CMOS傳輸門，雙向傳輸，當C=0，~C=Vdd，兩個MOS管都截止，輸入和輸出之間呈現高阻態，當C=Vdd，~C=0，如果0 <= Vi <= ...

2018-11-12 標簽：CMOS 反相器 Verilog 1.5萬 0

Verilog HDL和VHDL的區別

Verilog HDL是一種硬件描述語言，以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完...

2020-06-17 標簽：Verilog vhdl 1.5萬 0

verilog語言實現任意分頻

原文出自：分頻器是指使輸出信號頻率為輸入信號頻率整數分之一的電子電路。在許多電子設備中如電子鐘、頻率合成器等，需要各種不同頻率的信號協同工作，常用的方法...

2017-02-11 標簽：分頻器 verilog 電子電路 1.5萬 0

FPGA Verilog實現4位數碼管動態顯示

2019-12-23 標簽：fpga verilog 數碼管 1.3萬 0

Verilog的基本設計單元模塊介紹

Verilog的基本設計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。

2019-06-26 標簽：Verilog 1.3萬 0

數碼管的顯示原理及其實現方式

在數字FPGA電路中，作為入門級別的外設除LED燈外，數碼管算是使用頻率最多、應用范圍最廣的一個核心集成外設了，因此學習數碼管的使用非常有必要，下面一起...

2023-10-01 標簽：fpga led Verilog 1.3萬 0

基于verilog的FPGA中上電復位設計

在實際設計中，由于外部阻容復位時間短，可能無法使FPGA內部復位到理想的狀態，所以今天介紹一下網上流行的復位邏輯。

2018-08-07 標簽：FPGA verilog 1.3萬 0

一文詳解門控時鐘

當寄存器組的輸出端沒有驅動或沒有變化時，可以關掉寄存器組的時鐘來減少動態功耗，此謂門控時鐘 (Clock Gating, CG) 技術。

2023-03-29 標簽：寄存器 Verilog 功耗 1.2萬 1

IEEE Verilog阻塞賦值和非阻塞賦值的區別

阻塞賦值對應的電路往往與觸發沿沒有關系，只與輸入電平的變化有關系。非阻塞賦值對應的電路結構往往與觸發沿有關系，只有在觸發沿時才有可能發生賦值的情況。

2020-06-17 標簽：Verilog 阻塞賦值非阻塞賦值 1.2萬 0

用Verilog語言實現奇數倍分頻電路3分頻、5分頻、7分頻 9

分頻器是FPGA設計中使用頻率非常高的基本設計之一，盡管在目前大部分設計中，廣泛使用芯片廠家集成的鎖相環資源，如賽靈思（Xilinx）的DLL.來進行時...

2017-02-11 標簽：Verilog 分頻電路 1.2萬 0

verilog中端口類型有哪三種_verilog語言入門教程

本文主要闡述了verilog中端口的三種類型及verilog語言入門教程。

2020-08-27 標簽：Verilog 端口 1.2萬 0

Verilog中的基本數據類型

本文將討論 verilog 中常用的數據類型，包括對數據表示、線網類型、變量類型和數組，分享一下使用方法和注意事項。

2023-05-12 標簽：寄存器 Verilog 數值 1.2萬 0

如何快速在Verilog和VHDL之間互轉

Verilog語言和VHDL語言是兩種不同的硬件描述語言，但并非所有人都同時精通兩種語言，所以在某些時候，需要把Verilog代碼轉換為VHDL代碼。本...

2020-11-10 標簽：Verilog vhdl 1.2萬 0

verilog實現定時器函數

使用Verilog描述硬件的基本設計單元是模塊（module）。構建復雜的電子電路，主要是通過模塊的相互連接調用來實現的。模塊被包含在關鍵字module...

2017-12-08 標簽：verilog c語言 1.2萬 0

使用verilogHDL實現乘法器

本文在設計實現乘法器時，采用了4-2和5-2混合壓縮器對部分積進行壓縮，減少了乘法器的延時和資源占用率；經XilinxISE和QuartusII兩種集...

2018-12-19 標簽：Verilog EDA技術 1.2萬 0

淺談Verilog中wire和reg變量類型的區別

Wire主要起信號間連接作用，用以構成信號的傳遞或者形成組合邏輯。因為沒有時序限定，wire的賦值語句通常和其他block語句并行執行。

2020-11-13 標簽：寄存器 Verilog 編程語言 1.1萬 0

偶數分頻/奇數分頻/分數分頻詳解

　時鐘分頻電路(分頻器)在IC設計中經常會用到，其目的是產生不同頻率的時鐘，滿足系統的需要。比如一個系統，常規操作都是在1GHz時鐘下完成，突然要執行...

2023-04-25 標簽：分頻器 Verilog 時鐘 1.1萬 0

SystemVerilog實用知識點：覆蓋率之Function Coverage

SystemVerilog是一名芯片驗證工程師，必須掌握的一門語言，其中Function Coverage是必須要懂的知識點之一；

2023-06-04 標簽：Verilog 時鐘 DUT 1.1萬 0

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